最全數(shù)字電路筆試題目

第第頁(yè)最全數(shù)字電路筆試題目

1、同步電路和異步電路的區(qū)分是什么?(仕蘭微電子)

2、什么是同步規(guī)律和異步規(guī)律?(漢王筆試)

同步規(guī)律是時(shí)鐘之間有固定的因果關(guān)系。異步規(guī)律是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。

3、什么是線與規(guī)律，要實(shí)現(xiàn)它，在硬件特性上有什么詳細(xì)要求?(漢王筆試)

線與規(guī)律是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn)，由于不用

oc門可能使灌電流過(guò)大，而燒壞規(guī)律門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。

4、什么是Setup和Holdup時(shí)間?(漢王筆試)

5、setup和holdup時(shí)間,區(qū)分.(南山之橋)

6、說(shuō)明setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的改變。(未知)

7、說(shuō)明setup和holdtimeviolation，畫圖說(shuō)明，并說(shuō)明解決方法。(威盛VIA

2022.11.06上海筆試試題)

Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)

器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上

升沿有效)T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿意setuptime,這個(gè)

數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。

保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。假如holdtime

不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信

號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如

果不滿意建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)涌現(xiàn)

metastability的狀況。假如數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)

間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

8、說(shuō)說(shuō)對(duì)數(shù)字規(guī)律中的'競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣清除。(仕蘭微

電子)

9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何清除?(漢王筆試)

在組合規(guī)律中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不全都

叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。假如布爾式中有相反的信號(hào)那么可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決

方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

10、你知道那些常用規(guī)律電平?TTL與COMS電平可以徑直互連嗎?(漢王筆試)

常用規(guī)律電平：12V，5V，3.3V;TTL和CMOS不能徑直互連，由于TTL是在0.3-3.6V之

間，而CMOS那么是有在12V的有在5V的。CMOS輸出接到TTL是可以徑直互連。TTL接到CMOS需

要在輸出端口加一上拉電阻接到5V或者12V。

11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)

亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞

穩(wěn)態(tài)時(shí)，既無(wú)法猜測(cè)該單元的輸出電平，也無(wú)法猜測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平

上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)

用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。

12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)分。(南山之橋)

13、MOORE與MEELEY狀態(tài)機(jī)的特征。(南山之橋)

14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。(南山之橋)

15、給了reg的setup,hold時(shí)間，求中間組合規(guī)律的delay范圍。(飛利浦-大唐筆試)

Delayperiod-setuphold

16、時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1ma*，最小為T1min。組合規(guī)律電路最大延

遲為T2ma*,最小為T2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿意什么條件。(華

為)

17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck-q,還有clock的delay,寫出決

定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。(威盛VIA2022.11.06上海筆試試題)

18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。(威盛VIA2022.11.06上海筆試試題)

19、一個(gè)四級(jí)的Mu*,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。(威盛VIA

2022.11.06上海筆試試題)

20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，

使得輸出依靠于關(guān)鍵路徑。(未知)

21、規(guī)律方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)分，優(yōu)

點(diǎn))，全加器等等。(未知)

22、卡諾圖寫出規(guī)律表達(dá)使。(威盛VIA2022.11.06上海筆試試題)

23、化簡(jiǎn)F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-

wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoe*plainthe

operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威

盛筆試題circuitdesign-beijing-03.11.09)

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine

therationofchannelwidthofPMOSandNMOSande*plain?

26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?(仕蘭微電子)

27、用mos管搭出一個(gè)二輸入與非門。(揚(yáng)智電子筆試)

28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateand

e*plainwhichinputhasfasterresponseforoutputrisingedge.(lessdelay

time)。(威盛筆試題circuitdesign-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistorlevel的電路。(Infineon筆

試)

30、畫出CMOS的圖，畫出tow-to-onemu*gate。(威盛VIA2022.11.06上海筆試試題)

31、用一個(gè)二選一mu*和一個(gè)inv實(shí)現(xiàn)異或。(飛利浦-大唐筆試)

32、畫出Y=A*B+C的cmos電路圖。(科廣試題)

33、用規(guī)律們和cmos電路實(shí)現(xiàn)ab+cd。(飛利浦-大唐筆試)

34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。(仕蘭微電子)

35、利用4選1實(shí)現(xiàn)F(*,y,z)=*z+yz。(未知)

36、給一個(gè)表達(dá)式f=*+*+**+*用最少數(shù)量的與非門實(shí)現(xiàn)(事實(shí)上就是化

簡(jiǎn))。

37、給出一個(gè)簡(jiǎn)約的由多個(gè)NOT,NAND,NOR組成的原理圖，依據(jù)輸入波形畫出各點(diǎn)波形。

(Infineon筆試)

38、為了實(shí)現(xiàn)規(guī)律(A*ORB)OR(CANDD)，請(qǐng)選用以下規(guī)律中的一種，并說(shuō)明為什

么?1)INV2)AND3)OR4)NAND5)NOR6)*OR答案：NAND(未知)

39、用與非門等設(shè)計(jì)全加法器。(華為)

40、給出兩個(gè)門電路讓你分析異同。(華為)

41、用簡(jiǎn)約電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為(仕蘭微電子)

42、A,B,C,D,E進(jìn)行投票，多數(shù)聽(tīng)從少數(shù)，輸出是F(也就是假如A,B,C,D,E中1的個(gè)數(shù)比0

多，那么F輸出為1，否那么F為0)，用與非門實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。(未知)

43、用波形表示D觸發(fā)器的功能。(揚(yáng)智電子筆試)

44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。(揚(yáng)智電子筆試)

45、用規(guī)律們畫出D觸發(fā)器。(威盛VIA2022.11.06上海筆試試題)

46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。(威盛)

47、畫出一種CMOS的D鎖存器的電路圖和版圖。(未知)

48、D觸發(fā)器和D鎖存器的區(qū)分。(新太硬件面試)

49、簡(jiǎn)述latch和filp-flop的異同。(未知)

50、LATCH和DFF的概念和區(qū)分。(未知)

51、latch與register的區(qū)分,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。

(南山之橋)

52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。(華為)

53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的規(guī)律電路?(漢王筆試)

54、怎樣用D觸發(fā)器、與或非門組成二分頻電路?(東信筆試)

55、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel)16分頻?

56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1