AES-EBU信號(hào)的計(jì)算機(jī)采集

摘要

在電視節(jié)目的制作中，數(shù)字音頻信號(hào)的標(biāo)準(zhǔn)接口為AES/EBU,可見于所有

的數(shù)字音頻設(shè)備。要將音頻信號(hào)采集到計(jì)算機(jī)中，當(dāng)前只能通過(guò)間接的方式，先

將音頻信號(hào)記錄到磁帶上，然后通過(guò)昂貴的專業(yè)刻盤機(jī)轉(zhuǎn)刻成CD。本文給出了

一個(gè)比較簡(jiǎn)單的設(shè)計(jì)，可以將數(shù)據(jù)從磁帶或其它AES/EBU音頻設(shè)備接口轉(zhuǎn)移到

硬盤。

本設(shè)計(jì)分為音頻接收和數(shù)據(jù)轉(zhuǎn)發(fā)兩大部分。

音頻接收部分將有效數(shù)據(jù)分離出來(lái)，這部分是由模擬電路和音頻解碼實(shí)現(xiàn)

的。模擬電路的任務(wù)是數(shù)字基帶濾波器的設(shè)計(jì)，音頻解碼是通過(guò)VHDL語(yǔ)言在

FPGA上實(shí)現(xiàn)的。

采集到的音頻數(shù)據(jù)要傳輸?shù)絇C,因此需要和PC進(jìn)行通信。本設(shè)計(jì)采用廣泛

使用的USB總線通信方式。USB總線的實(shí)現(xiàn)采用軟MCU+USB接口芯片的方

案，其中USB接口芯片選用的是PHILIPS的PDIUSBD12芯片，支持USB1.1

總線協(xié)議。

本文的設(shè)計(jì)采用了目前比較新的可編程片上系統(tǒng)（SOPC）技術(shù)。系統(tǒng)利用

Xilinx公司開發(fā)的32位MCU軟核MicroBlaze和SpartanII系列的FPGA芯片-。

USB和系統(tǒng)所用的是同一個(gè)微控制器。本文介紹了系統(tǒng)設(shè)計(jì)中各電路模塊的設(shè)

計(jì)原理和具體的電路。本系統(tǒng)已通過(guò)各模塊的軟仿真和硬仿真，也完成了系統(tǒng)的

軟仿真。仿真表明系統(tǒng)設(shè)計(jì)合理、工作可靠。

關(guān)鍵詞：MicroBlazeAES/EBUUSBSpartanII

ABSTRACT

AES/EBU,standardofdigitalaudiointerfaceinmodernTVprogramming,canbe

foundinalldigitalequipmentsrelevanttoaudio.Currently,meansforstoringoriginal

audiodataintoPCarestillindirectexpensive.Thispapergivesadesignwhich

transfersaudiodatafromAES/EBUinterfaceofrecordersorotheraudiofacilitiesto

harddisksinaPCconveniently.

Thewholeprojectcanbedividedintotwoparts,theyareaudiostreamacquiring

andtransferringdataintoPC.

Intheprocessofaudiohandling,analogcircuitisusedtotransformbaseband

signaltodiscretedigitalsignal,anddecoderiscomprisedintoFPGAchipinVHDL

language.

USBbusisusedasacommunicateinterfacebetweenPCanddecoder.

PDIUSBD12servesastheinterfacechipofUSBbus,andMicroBlaze,asoftIPcore

microprocessorfromXilinx,implementsthemicrocontrollerofPDIUSBD12.Thisis

socalledSOPC,anewlydevelopedembeddeddesignmethod.

Keywords:MicroBlazeAES/EBUUSBSpartanII

目錄

第一章緒論..........................................................................1

1.1課題背景....................................................................1

1.2研究?jī)?nèi)容....................................................................2

1.3課題意義....................................................................4

第二章AES/EBU數(shù)字音頻數(shù)號(hào)協(xié)議...................................................5

第三章音頻譯碼的設(shè)計(jì)...............................................................8

3.1模擬電路部分................................................................8

3.2AES/EBU譯碼的FPGA數(shù)字邏輯部分.........................................15

3.2.1FPGA設(shè)計(jì)流程.........................................................15

3.2.2音頻譯碼電路的FPGA程序設(shè)計(jì).........................................16

3.2.3音頻譯碼的FPGA設(shè)計(jì)總結(jié).............................................19

第四章USB控制器設(shè)計(jì)一基于MicroBlaze的SOPC........................................................................20

4.1SOPC介紹.................................................................20

4.2MicroBlaze嵌入式軟處理器..................................................25

4.3MicroBlaze的開發(fā)平臺(tái)......................................................31

4.4MicroBlaze開發(fā)過(guò)程中的關(guān)鍵文件............................................33

4.5MicroBlaze的開發(fā)過(guò)程......................................................35

4.6MicroBlaze開發(fā)小結(jié)........................................................37

第五章USB協(xié)議規(guī)范...............................................................38

5.1USB總線概述..............................................................38

5.2有關(guān)USB的幾個(gè)重要概念...................................................38

5.3USB總線傳輸方式..........................................................39

5.4USB設(shè)備的枚舉............................................................40

5.5USB設(shè)備的開發(fā)流程........................................................44

5.6PDIUSBD12器件特性.......................................................44

5.7PDIUSBD12命令匯總.......................................................46

5.8MCU固件程序編寫.........................................................48

5.9驅(qū)動(dòng)和軟件開發(fā).............................................................59

5.10USB總結(jié)..................................................................60

第六章調(diào)試........................................................................61

6.1軟硬件調(diào)試.................................................................61

6.2開發(fā)心得...................................................................62

結(jié)束語(yǔ)...............................................................................63

參考文獻(xiàn).............................................................................64

附錄1：攻讀碩士學(xué)位期間發(fā)表的論文..................................................67

附錄2：模擬電路部分電原理圖........................................................68

附錄3：FPGA頂層設(shè)計(jì)文件.......................................................69

附錄4：MicroBlaze實(shí)現(xiàn)的USB控制器的頭文件..........................................70

附錄5：MicroBlaze實(shí)現(xiàn)的USB控制器的主程序文件......................................72

第一章緒論

1.1課題背景

當(dāng)前世界上的廣播電視領(lǐng)域處于高度壟斷的領(lǐng)域，在經(jīng)過(guò)了過(guò)去幾年的大的

并購(gòu)浪潮之后，目前全世界只有兩家公司，即歐洲的THOMSON和日本的SONY可

以提供全部的視音頻處理方案，具有完整的系統(tǒng)集成能力。視音頻處理的每一個(gè)

領(lǐng)域，也通常是少數(shù)大公司之間的競(jìng)爭(zhēng)。目前可以提供磁帶錄像機(jī)的只有SONY、

Panasonic和JVC,提供主流和中高端攝像機(jī)的是PHILIPS.Ikegami和SONY,

提供切換臺(tái)的是GVG、PHILIPS、SONY和Snell&Wilcox（前兩者同屬于THOMSON

集團(tuán)）等公司。國(guó)際廣電技術(shù)發(fā)展的一個(gè)趨向是也利用尖端IT行業(yè)的新技術(shù)。

國(guó)內(nèi)使用的上述設(shè)備我國(guó)并不掌握核心技術(shù)。比如目前我國(guó)還沒(méi)有自己生產(chǎn)

的切換臺(tái)，只有比較簡(jiǎn)單的視頻矩陣，如NDT公司的2x1切換。這也從一個(gè)側(cè)面

反映了我國(guó)在芯片級(jí)技術(shù)方面的滯后。國(guó)內(nèi)著名廣電廠商如大洋、新奧特、索貝

（為SONY收購(gòu)）所關(guān)注的的領(lǐng)域主要在非線性和字幕等技術(shù)含量等集成度相對(duì)

低的領(lǐng)域，而且多半在MATROX等公司的板卡和底層驅(qū)動(dòng)的基礎(chǔ)上開發(fā)應(yīng)用軟件。

設(shè)計(jì)開發(fā)國(guó)內(nèi)自主知識(shí)產(chǎn)權(quán)的廣播電視系統(tǒng)是技術(shù)發(fā)展的必需。

國(guó)內(nèi)在應(yīng)用軟件方面的開發(fā)能力還是相當(dāng)強(qiáng)的，特別是任務(wù)針對(duì)性比較強(qiáng)的

應(yīng)用和中文相關(guān)領(lǐng)域。這是國(guó)內(nèi)廣播電視音視頻領(lǐng)域一個(gè)有希望的突破點(diǎn)，也是

本設(shè)計(jì)能夠發(fā)展到實(shí)際應(yīng)用的基礎(chǔ)。

目前還沒(méi)有將數(shù)字音頻傳輸中的標(biāo)準(zhǔn)信號(hào)AES/EBU信號(hào)直接記錄到通用計(jì)算

機(jī)中的直接方案，但是有間接的方案，比如采用比較昂貴的專業(yè)刻盤機(jī)方案，可

以將磁帶記錄的音頻信號(hào)轉(zhuǎn)刻成CD；硬盤錄音機(jī)，可以將整場(chǎng)晚會(huì)所需要的音

響資料記錄下來(lái)以備使用。但是對(duì)于記錄在硬盤中的音頻，我們無(wú)法利用PC機(jī)

的強(qiáng)大功能對(duì)其中的音頻素材作加工和效果處理，而只能通過(guò)混音器（國(guó)內(nèi)稱調(diào)

音臺(tái)）和均衡、混響、和聲等效果器來(lái)完成。在后期制作成為電視臺(tái)的主要制作

方式的今天，如何減少飛速上漲的后期制作的設(shè)備投資是一個(gè)關(guān)乎生存的重要問(wèn)

題。在非實(shí)時(shí)情況下，以比較便捷的設(shè)備將數(shù)據(jù)記錄到計(jì)算機(jī)中，通過(guò)計(jì)算機(jī)軟

硬件進(jìn)行加工和創(chuàng)作，可以省下昂貴的廣播級(jí)或?qū)I(yè)級(jí)設(shè)備的支出。

本設(shè)計(jì)以數(shù)字音頻信號(hào)為接收對(duì)象，將數(shù)字音頻傳輸中的標(biāo)準(zhǔn)接口AES/EBU

信號(hào)進(jìn)行音頻解碼和USB編碼后為計(jì)算機(jī)接收。AES/EBU是目前采用的標(biāo)準(zhǔn)傳輸

接口。視頻則采用SDI（SerialDigitalInterface,）串行數(shù)字接口。SDI的傳

輸速率高達(dá)270Mbps,不僅需要高速度、大容量的FPGA,而且USB2.0或者

IEEE1394A/B編碼芯片也是必不可少的。本文以音頻信號(hào)為設(shè)計(jì)目標(biāo)，具有與視

頻完全相同的信號(hào)處理框架結(jié)構(gòu)，實(shí)現(xiàn)位同步一解碼一USB編碼發(fā)送一計(jì)算機(jī)接

收四個(gè)主要部分（由于視頻基準(zhǔn)頻率高，位同步提取可能需要用到專用的數(shù)字鎖

相環(huán)芯片，而音頻設(shè)計(jì)中這部分可以自行設(shè)計(jì)）。

1.2研究?jī)?nèi)容

本設(shè)計(jì)的主要內(nèi)容是將數(shù)字音頻傳輸中的標(biāo)準(zhǔn)接口AES/EBU信號(hào)進(jìn)行音頻解

碼，經(jīng)USB編碼后輸入到計(jì)算機(jī)保存。

圖1.1給出了本文設(shè)計(jì)的AES/EBU音頻流USB編碼輸出的系統(tǒng)框圖。

圖L1系統(tǒng)框圖

圖1.1的設(shè)計(jì)流程分析如下。

1）基帶接收濾波器：AES/EBU音頻流通過(guò)XLR接口（卡儂接口）輸出的數(shù)字

音頻信號(hào)是峰一峰2—7V的數(shù)字基帶信號(hào)，即電平連續(xù)的模擬信號(hào)，而FPGA芯

片則是輸入輸出信號(hào)為5V/3.5V/2.5V的數(shù)字信號(hào)?；鶐Ы邮諡V波器的作用是將

數(shù)字基帶信號(hào)由連續(xù)電平還原為離散信號(hào)，并完成電平轉(zhuǎn)換的功能，以供后面的

位同步部分恢復(fù)出離散的原始數(shù)據(jù)。這部分電路的具體實(shí)現(xiàn)在第三章給出。

2）位同步恢復(fù)：為了從連續(xù)的基帶信號(hào)中取出離散的數(shù)字信息，必須要在

最佳抽樣時(shí)刻判決得到原始數(shù)據(jù)，這也是流解碼中必不可少的一步。主要工作是

2

抽樣時(shí)刻的判決。

3)AES/EBU解碼：音頻流由雙相標(biāo)識(shí)碼去變換以得到信道調(diào)制前的音頻流,

然后確定幀同步，判斷音頻數(shù)據(jù)、輔助數(shù)據(jù)和信息位。這需要對(duì)AES/EBU編碼格

式協(xié)議的準(zhǔn)確掌握。位同步和AES/EBU解碼部分的實(shí)現(xiàn)也在第三章給出。

4)有效數(shù)據(jù)檢出。盡可能降低數(shù)據(jù)率，以減輕USB編碼芯片的負(fù)荷，是進(jìn)

行有效數(shù)據(jù)檢出的主要目的。同時(shí)，可能會(huì)有對(duì)數(shù)據(jù)的處理，比如壓縮就可以在

這里進(jìn)行。為了利于后面緩沖區(qū)的讀寫和USB的編碼，16bit和20bit兩種為現(xiàn)

在所有的錄像機(jī)所采用的的音頻字長(zhǎng)都統(tǒng)一為16比特，這是因?yàn)閁SB接口芯片

是8bit字長(zhǎng)處理，而目前的主流計(jì)算機(jī)也是32bit字長(zhǎng)處理，而且16bit已經(jīng)

可以滿足專業(yè)的要求。數(shù)據(jù)檢出的過(guò)程在上一部分中體現(xiàn)了出來(lái)。

5)USB控制器。如何將檢出的有效數(shù)據(jù)及時(shí)經(jīng)由USB接口芯片發(fā)送到PC是

USB控制器要完成的任務(wù)，具體是控制以字節(jié)為單位的有效數(shù)據(jù)依序?qū)懭險(xiǎn)SB接

口芯片內(nèi)部自帶的緩沖區(qū)，當(dāng)寫滿緩沖區(qū)后，即通知USB接口芯片將數(shù)據(jù)編碼發(fā)

送往PC,同時(shí)準(zhǔn)備往緩沖區(qū)寫入下一幀音頻數(shù)據(jù)。USB協(xié)議在第五章中做了相對(duì)

詳細(xì)的介紹。USB控制器是通過(guò)Xilinx的基于FPGA的軟處理器內(nèi)核MicroBlaze

實(shí)現(xiàn)的，在第四章中詳細(xì)介紹了MicroBlaze的概念和使用。

6)計(jì)算機(jī)接收。計(jì)算機(jī)通過(guò)USB總線得到音頻數(shù)據(jù)后，按照WAVE格式保

存在硬盤上，這需要編寫一個(gè)數(shù)據(jù)接收和編碼存儲(chǔ)程序。當(dāng)數(shù)據(jù)保存下來(lái)后，就

可以靈活利用各種程序來(lái)進(jìn)行視音頻處理。

本文未涉及USB接口芯片的編碼過(guò)程，只是根據(jù)協(xié)議編寫出USB的固件程序

和驅(qū)動(dòng)程序，啟動(dòng)USB接口芯片工作，并控制USB芯片芯片按照需要完成數(shù)據(jù)轉(zhuǎn)

發(fā)。

本文完成了整個(gè)設(shè)計(jì)過(guò)程，包括完成解碼程序、USB接口芯片的固件程序的

軟件設(shè)計(jì)和調(diào)試，并做了硬件調(diào)試。具體的調(diào)試情況在第六章的結(jié)束語(yǔ)討論。

1.3課題意義

本課題是數(shù)字視音頻標(biāo)準(zhǔn)傳輸信號(hào)進(jìn)行計(jì)算機(jī)接收的復(fù)雜的整體解決方案中

的一部分工作。本方案在2003年七月份提出，之后不久，松下首創(chuàng)性地推出了

帶有IEEE1394A接口的攝像機(jī)，即使如此，本設(shè)計(jì)依然有自己的獨(dú)特之處，就

3

在于它的視頻輸入接口是SDI信號(hào)，這就可以將數(shù)字視頻信號(hào)從包括錄像機(jī)在內(nèi)

的攝像機(jī)、切換臺(tái)、視頻分配器等任意一個(gè)中間設(shè)備的輸出端口轉(zhuǎn)移到計(jì)算機(jī)中，

而且提供了利用計(jì)算機(jī)實(shí)時(shí)或半實(shí)時(shí)進(jìn)行視頻的數(shù)字圖像處理以及其它特殊視

頻處理的可能性。同樣，在音頻領(lǐng)域，基于AES/EBU信號(hào)進(jìn)行計(jì)算機(jī)采集也提供

了最大的兼容性和廣泛應(yīng)用的可能性。至今，仍未見到國(guó)際和國(guó)內(nèi)上有獨(dú)立使用

的計(jì)算機(jī)采集接口的報(bào)道。

課題的另一個(gè)意義在于使用基于Xilinx公司嵌入MicroBlaze軟處理器內(nèi)核

的Spartan-II系列FPGA芯片，完成數(shù)字鎖相環(huán)、音頻解碼和USB接口芯片的

控制，實(shí)現(xiàn)SOPC單芯片設(shè)計(jì)。SOPC是較新的嵌入式設(shè)計(jì)方案，到目前為止，基

于MicroBlaze的SOPC設(shè)計(jì)在國(guó)內(nèi)仍然處于起步的階段。

4

第二章AES/EBU數(shù)字音頻信號(hào)協(xié)議

在廣播電視領(lǐng)域，AES/EBU是數(shù)字音頻信號(hào)傳輸?shù)臉?biāo)準(zhǔn)。要對(duì)AES/EBU信號(hào)

解碼，對(duì)協(xié)議的了解是必需的。下面就較為詳細(xì)地介紹一下AES/EBU信號(hào)的協(xié)議

內(nèi)容。

AES/EBU是音頻傳輸?shù)臉?biāo)準(zhǔn)，和AES3非常相似，但是AES/EBU標(biāo)準(zhǔn)強(qiáng)調(diào)了無(wú)

論是在發(fā)送還是接收端都必須進(jìn)行耦合變換，以獲得較好的共模抑制且避免信號(hào)

的大地回路，而AES3對(duì)這一點(diǎn)沒(méi)有作強(qiáng)制要求川。AES/EBU信號(hào)的峰峰值在2—

7V之間，110Q電纜阻抗，XLR接頭，-根音頻信號(hào)傳輸兩路數(shù)字音頻，無(wú)電纜

均衡時(shí)傳輸距離為100m⑵。也有采用75Q同軸電纜加BNC插座的方式，如SONY

的DNW-A75（SX）錄像機(jī)就提供了這種接口，此時(shí)信號(hào)的峰峰值為IV,這可以傳輸

長(zhǎng)達(dá)1km的距離。需要指出的是，實(shí)際測(cè)量演播室錄像機(jī)得到的AES/EBU信號(hào)為

峰峰值7V的雙極性非歸零碼。

AES/EBU采用的是雙相標(biāo)識(shí)碼，這個(gè)區(qū)別于以太網(wǎng)使用的數(shù)字雙相碼。雙相

標(biāo)識(shí)碼是在每一位信息進(jìn)行調(diào)制時(shí)，起始電平首先發(fā)生跳變；遇1用一個(gè)周期的

方波表示，遇0則在電平跳變后在整個(gè)周期內(nèi)保持不變⑶。

下面詳細(xì)說(shuō)明AES/EBU格式的編碼規(guī)則。AES/EBU中傳輸?shù)囊纛l信號(hào)是由模

擬信號(hào)均勻量化（區(qū)別于PCM）并經(jīng)過(guò)數(shù)字濾波得到的，不同于SDI和SDTI信

號(hào)的lObit字長(zhǎng)，AES/EBU中音頻信號(hào)的最大量化字長(zhǎng)為24bit,建議抽樣頻率

為48Khz,在進(jìn)行結(jié)構(gòu)說(shuō)明時(shí)使用字節(jié)（Byte）而不是字（word）。AES/EBU信號(hào)

的基本數(shù)據(jù)包是幀（不同于視頻信號(hào)中幀的概念），每192幀組成一個(gè)塊，每250

個(gè)塊組成1秒的音頻信號(hào)。因此每秒有48K的幀，等同于抽樣頻率。每幀包括了

5

X、Y和Z都是子幀頭的表示符號(hào)，相當(dāng)于同步信息。每幀的第一個(gè)子幀的

頭用X表示，第二個(gè)用Y表示，但是第0幀的第一個(gè)子幀頭要用Z表示，以表

示一個(gè)塊的開始。

表2.1AES/EBU的幀同步的定義

X11100010或00011101通道A

Y11100100或00011011通道B

Z11101000或00010111第0幀的通道A

(這里每個(gè)符號(hào)為半個(gè)時(shí)鐘信號(hào)，表示的是雙相碼。)

雖然AES/EBU接口提供了24bit量化，但實(shí)際上目前的已出的高端錄像機(jī)，

像DI、D2、D3、D5和DigitalBetacam都是20bit量化，其它中低端錄像機(jī)則

是16bit量化，因此頭4個(gè)比特一般用不到，可以用來(lái)傳輸一些輔助數(shù)據(jù)，像

語(yǔ)音信息。

V：Validity,有效位，0表示音頻采樣有效；

U：UserData,用戶數(shù)據(jù)位，傳送用戶自己定義的數(shù)據(jù)。

C：ChannelStatus,通道狀態(tài)位。由第0幀第一個(gè)子幀開始的連續(xù)192個(gè)

子幀的192個(gè)比特聯(lián)合構(gòu)成了24字節(jié)的通道狀態(tài)塊。

P：Parity,奇偶校驗(yàn)位。

由于每個(gè)塊的參數(shù)都在通道狀態(tài)塊中得到了定義，出于解碼的考慮，這里詳

細(xì)說(shuō)明通道狀態(tài)塊的定義。主要字節(jié)的定義說(shuō)明見表2.2。

另外還有一些字節(jié)的具體定義：

字節(jié)6—9：7bit的ASCH碼數(shù)據(jù)和奇校驗(yàn)位。字節(jié)6表示第一個(gè)字符。

字節(jié)10-13：7bit的ASCH碼數(shù)據(jù)和奇校驗(yàn)位。字節(jié)10表示第一個(gè)字符。

字節(jié)14—17：本地采樣地址碼，具體值為當(dāng)前塊的第一個(gè)采樣的地址。

字節(jié)18—21：日期的采樣地址碼，具體值為當(dāng)前塊的第一個(gè)采樣的地址。

字節(jié)23：CRC校驗(yàn)。對(duì)輔助數(shù)據(jù)塊0到22字節(jié)的字節(jié)進(jìn)行校驗(yàn)。

G(x)=x*+x4+x3+x2+1

6

表2.2AES/EBU的通道狀態(tài)塊定義

BYTEO010用于單一配音，最大字長(zhǎng)20bit

Bit0PRO011用戶定義

0民用Bit345源信號(hào)字長(zhǎng)（最大字長(zhǎng)已定義）

1專業(yè)最大字長(zhǎng)24bit20bit

Bit1音頻000缺省缺省

0音頻數(shù)據(jù)00123bit19bit

1非音頻數(shù)據(jù)01022bit18bit

Bit234預(yù)加重01120bit16bit

000不加重?？墒謩?dòng)設(shè)置10124bit20bit

100無(wú)加重

11050/15口s加重BYTE4

111CCITTJ.17方式加重Bit01數(shù)字音頻基準(zhǔn)信號(hào)

Bit5時(shí)鐘鎖定00無(wú)基準(zhǔn)信號(hào)

0鎖定011級(jí)

1不鎖定102級(jí)

Bit67采樣頻率

0048KHz,可自動(dòng)或手動(dòng)設(shè)置

0148KHzBYTE22

1044.1KHzBit4通道狀態(tài)字節(jié)0-5

1132KHz0可靠

0不可靠

BYTE1Bit5通道狀態(tài)字節(jié)6-13

BitO123音頻通道0可靠

0000兩個(gè)通道?？墒謩?dòng)設(shè)置0不可靠

0001固定為雙聲道Bit6通道狀態(tài)字節(jié)14-17

0010固定為單聲道0可靠

0011主（A通道）/次0不可靠

0100立體聲A左ZB右Bit7通道狀態(tài)字節(jié)18-21

1111保留0可靠

Bit4567用戶位管理0不可靠

0000無(wú)用戶信息

0001192bit用戶塊

0010保留

0011用戶定義

BYTE2

Bit012輔助位使用

000不使用。最大字長(zhǎng)20bit

001用于音頻信號(hào)，最大字長(zhǎng)24bit

7

第三章音頻譯碼的設(shè)計(jì)

3.1模擬電路部分

AES/EUB接口的傳輸方式是基帶傳輸，即是將數(shù)字基帶信號(hào)直接在有線信

道中傳輸。與基帶傳輸相對(duì)應(yīng)的是載波傳輸，數(shù)字基帶信號(hào)經(jīng)載波調(diào)制后通過(guò)無(wú)

線或者有線傳輸⑸。原始的A/D轉(zhuǎn)換后得到的音頻數(shù)據(jù)加入了一些協(xié)議代碼后打

包成音頻數(shù)據(jù)幀結(jié)構(gòu)，數(shù)據(jù)仍然是離散的0、1碼字，這樣的信號(hào)自然要轉(zhuǎn)換成

連續(xù)的相異的電平信號(hào)進(jìn)行傳輸，這可以通過(guò)發(fā)送成形濾波器來(lái)實(shí)現(xiàn)。一個(gè)完整

的數(shù)字基帶傳輸系統(tǒng)的組成如圖3.1⑹。

圖3.1數(shù)字基帶傳輸系統(tǒng)組成框圖

脈沖形成器也稱為碼型變換器，作用是將原始二進(jìn)制序列脈沖的碼元寬度和

碼元速率變換為適合于信道傳輸?shù)母鞣N碼型，如將單極性碼變換為雙極性歸零

碼。AES/EBU數(shù)字音頻接口標(biāo)準(zhǔn)使用雙相標(biāo)識(shí)碼(Biphasemark)的通道編碼以

調(diào)制串行數(shù)據(jù)，使之消除了直流成分，帶有豐富的時(shí)鐘信息，有利于接收端的鎖

相和位同步恢復(fù)。當(dāng)然這樣處理的代價(jià)是基帶帶寬增加了一倍，使數(shù)據(jù)碼率從原

有的3。72Mbps增力口至IJ了6.144Mbps,不過(guò)相對(duì)于所采用的傳輸介質(zhì)和接口端子

標(biāo)準(zhǔn)，這個(gè)頻率仍然是可以接受的。

發(fā)送濾波器的作用是對(duì)脈沖形成器送來(lái)的占用頻帶比較寬、高頻成分比較豐

富的矩陣脈沖為基礎(chǔ)的各種碼型信號(hào)進(jìn)行濾波，將其變換為比較平滑的波形，從

而可以適應(yīng)信道傳輸?shù)囊?。?shí)際信道總是頻道受限的，直接發(fā)送矩陣脈沖必然

會(huì)在接收端由于傳輸產(chǎn)生比較大的波形失真，繼而引起無(wú)規(guī)律的碼間串?dāng)_問(wèn)題，

這種問(wèn)題應(yīng)該是要竭力避免的。奈奎斯特第一準(zhǔn)則給出了避免碼間串?dāng)_的方法，

而升余弦滾降信號(hào)是滿足這一準(zhǔn)則的最常用的限帶信號(hào)。

由基帶傳輸?shù)目驁D可以看出，接收端和發(fā)送端是相對(duì)應(yīng)的，不過(guò)由于信道傳

輸不可避免的要引入噪聲，接收濾波器要增加一個(gè)低通濾波以濾除大量的帶外噪

聲。接收濾波器同時(shí)要完成基帶信號(hào)的整形，使后續(xù)電路得以工作。在長(zhǎng)距離傳

8

輸?shù)臅r(shí)候，電纜均衡也是在接收濾波器中完成的。這部分電路全部是模擬電路,

也是這一章前一部分所要解決的問(wèn)題。

接收端的定時(shí)脈沖一般而言由同步提取電路給出，它是一個(gè)周期與發(fā)送脈沖

序列定時(shí)脈沖相同的窄脈沖序列，由外部時(shí)鐘鎖相于濾波后的基帶信號(hào)，應(yīng)該對(duì)

準(zhǔn)濾波后波形出現(xiàn)最大值的時(shí)刻，在這個(gè)時(shí)刻判決輸入電平是高還是低，從而恢

復(fù)出經(jīng)脈沖形成器產(chǎn)生的變換后的碼元信號(hào)。在這個(gè)設(shè)計(jì)中，由于整個(gè)評(píng)估版上

只有一個(gè)50MHz的時(shí)鐘信號(hào)，即便進(jìn)行8分頻得到6.25MHz也和6.144MHz有

一定出入，無(wú)法實(shí)現(xiàn)精確鎖相，因此沒(méi)有采用通過(guò)鎖相環(huán)電路與輸入數(shù)據(jù)流時(shí)鐘

同步的辦法，而主要靠FPGA音頻解碼部分的時(shí)鐘判決程序采用不斷校正的特殊

辦法來(lái)得到正確的碼元。由于是8倍時(shí)鐘采樣，這種不作同步直接采樣的設(shè)計(jì)是

可靠的，造成錯(cuò)誤判決的主要原因是噪聲和由于傳輸特性不好引起的碼間串?dāng)_。

理想的主時(shí)鐘頻率是6.144*8=49.152MHz,這個(gè)晶振頻率在中高檔聲卡上是很常

見的。

碼元再生與脈沖形成器相對(duì)應(yīng)，將判決得到的離散碼元進(jìn)行雙相標(biāo)識(shí)碼去變

換，得到原始的離散數(shù)據(jù)。抽樣判決和碼元再生由FPGA音頻解碼部分完成，用

硬件描述語(yǔ)言VHDL編寫數(shù)字邏輯。這部分程序思想將在下一章詳細(xì)介紹。

前面已經(jīng)講到，模擬電路部分的任務(wù)是實(shí)現(xiàn)接收濾波器，即完成濾波和整形

的任務(wù)。具體的實(shí)現(xiàn)要比這個(gè)復(fù)雜?？紤]到信道輸入信號(hào)為峰一峰值2~7V（典

型值為-3.5V~3.5V）,進(jìn)入FPGA的數(shù)字信號(hào)電平為0V和3.3V,模擬部分各部

分的設(shè)計(jì)如下。

1）變壓器耦合

按照AES/EBU的接口標(biāo)準(zhǔn)，在輸入輸出端應(yīng)該加有變壓器耦合電路，形式

如圖3.1o

圖3.1輸入輸出端變壓器耦合

這樣可以獲得較好的共模擬制而且避免了信號(hào)的大地回路。在短距離傳輸

9

時(shí)，這部分電路并不是必需的，因?yàn)椴煌幕鶞?zhǔn)電平的差異幾乎是不存在的。但

是在遠(yuǎn)距離傳輸時(shí).，這種處理有效地提高了設(shè)備的安全性。

2）低通濾波

低通濾波器的設(shè)計(jì)有兩個(gè)重要指標(biāo)：通帶增益和通帶截止頻率。通帶增益是

指濾波器的通帶內(nèi)放大倍數(shù)，理想的情況為1,并且通帶內(nèi)盡量平坦。通帶截止

頻率是設(shè)計(jì)中第一個(gè)要考慮的因素。實(shí)際上還有另一個(gè)因素要考慮，即過(guò)渡帶的

衰減速度，越接近理想的情況越好?；诖?，這里采用二階有源低通濾波器口”。

二階有源低通濾波電路是在一階的基礎(chǔ)上增加了一節(jié)RC低通濾波環(huán)節(jié)，這

可以使輸出電壓在高頻段以更快的速度下降，從而改善了濾波效果。二階有源低

通濾波器的電路和幅頻特性如圖3.2所示。

圖3.2二階有源低通濾波器

當(dāng)f=0時(shí)，各電容器可視為開路，通帶內(nèi)的增益為&p=i+k

簡(jiǎn)單計(jì)算有：

11

——//(R+——)

sC]sC2

八卜）=匕（S）

11

R+[——//(R+——)]

sC】sC2

通常有C1=C2=C,聯(lián)立求解以上三式，可以得到濾波器的傳遞函數(shù)。

八3A、，

A《）=

匕(s)1+3sCR+(sCR)2

A

將S換成jU),令CWo=2兀/o=1/RC，可得4,=----------------------

1-(―)2+j3—

f0f0

10

當(dāng)f=fp時(shí)，上式分母的模一（乙）？+j3&=后解得截止頻率

f0fo

與理想的二階波特圖相比，在超過(guò)fo以后，幅頻特性以-40dB/dec的速率下

降，比…階的下降快。從仿真看，二階低通濾波在4倍截止頻率時(shí)幅度可以下降

到0.1,而一階低通濾波則需要10倍截止頻率幅度才能下降到0.1。

使用運(yùn)放實(shí)現(xiàn)低通濾波一般會(huì)得到比較好的效果，通帶平坦而且衰減速度調(diào)

整容易。但是使用運(yùn)放電路會(huì)有比較大的相位延時(shí)。隨著階數(shù)的增加，運(yùn)放濾波

效果會(huì)越來(lái)越好，延時(shí)也會(huì)越來(lái)越大。加之運(yùn)放電路常常需要+/-15V左右的電

源供應(yīng)，對(duì)于實(shí)時(shí)性要求嚴(yán)格或者不滿足供電需求的場(chǎng)合，運(yùn)放電路的使用就受

到了限制。

本設(shè)計(jì)對(duì)延時(shí)的要求不高，因此可以采用運(yùn)放實(shí)現(xiàn)二階有源低通濾波電路。

考慮到基帶信號(hào)的輕微的波形失真對(duì)于最后恢復(fù)出離散數(shù)字信號(hào)的影響不大，采

用無(wú)嫄RC濾波也是可以考慮的。

3）比較器

比較器是用來(lái)比較兩個(gè)電壓大小，并將任意形狀和幅度的波形整形為幅度…

定的矩形波的電路，工作機(jī)理十分簡(jiǎn)單，但它是從模擬電路向數(shù)字電路轉(zhuǎn)換的關(guān)

鍵部分。而且比較器的使用可以使得對(duì)AES/EBU基帶信號(hào)的輸入電平峰一峰值

不再敏感。數(shù)字音頻基帶信號(hào)經(jīng)低通濾波后變得比較平滑，但形狀上仍然是正弦

波，需要經(jīng)由比較器變換為全占空比的矩形波信號(hào)。比較器可以用運(yùn)放實(shí)現(xiàn)。

比較器的電路很簡(jiǎn)單，運(yùn)放同相端接地，信號(hào)通過(guò)電阻接入運(yùn)放反向端即構(gòu)

成了一個(gè)最簡(jiǎn)單的零交叉檢測(cè)器但是這樣的電路只適用于比較理想的電路。

一個(gè)比較好的改進(jìn)是使用負(fù)反饋抑制振幅方式。圖3.3給出了電路原理圖。

圖中使用了3V的齊納二極管，當(dāng)輸出電壓超過(guò)了3.3V時(shí)，齊納二極管導(dǎo)通，

加上二極管導(dǎo)通壓降0.3V構(gòu)成負(fù)反饋，從而控制輸出在3.3V附近。實(shí)際中，由

于運(yùn)算放大器的差模輸入電壓增益非常大，通常工作在飽和狀態(tài)，在正向工作的

時(shí)候，齊納二極管基本上總是反向?qū)ǖ?。齊納二極管選用PHILIPS公司的

BZX284-B3V0o一般的齊納二極管等效于十幾pF到幾十pF的靜電電容，形成

11

了積分作用，使得反應(yīng)變得緩慢，圖3.3中的R2和DI、D2解決了這個(gè)問(wèn)題。

在低電平輸入狀態(tài)下，齊納二極管關(guān)閉，漏電流流經(jīng)R2被旁路，使得齊納二極

管不再積蓄電荷，避免了反應(yīng)遲緩的現(xiàn)象。在高電平輸入狀態(tài)下，如果齊納二極

管導(dǎo)通，則D1或D2導(dǎo)通，完成了限幅功能。另外，比較器經(jīng)常有過(guò)大的輸入,

此時(shí)D1或D2也會(huì)導(dǎo)通以保護(hù)運(yùn)放。D3的作用是使反向電壓限制在-0.3V以內(nèi)。

圖3.3負(fù)反饋抑制振幅比較器的運(yùn)放實(shí)現(xiàn)電路

運(yùn)放的基本的要求是開環(huán)增益，也即差模輸入電壓增益.，指輸出電壓與輸入

端差模電壓之比。比較器的同相輸入端是信號(hào)，反相輸入端是比較點(diǎn)。理想運(yùn)放

的開環(huán)增益趨于8,實(shí)際的運(yùn)放開環(huán)增益會(huì)是一個(gè)非常大的數(shù)值，不過(guò)由于齊納

二極管的存在等效于在輸入端和輸出端增加了一個(gè)數(shù)pf的電容，使增益下降不

少，但在這里并不會(huì)產(chǎn)生影響。實(shí)際上開環(huán)增益的下降對(duì)于系統(tǒng)穩(wěn)定是有好處的，

因?yàn)樵诒容^器不需要那么大的增益，100mV的起始門限電平已經(jīng)足夠，過(guò)高的

靈敏度反而容易在交叉點(diǎn)附近產(chǎn)生振蕩。此處的門限電平等于輸出3.3V與開環(huán)

增益之比。從這里可以看出，對(duì)于比較器而言，低通濾波器是絕對(duì)必要的，否則

會(huì)在過(guò)零檢測(cè)點(diǎn)附近產(chǎn)生大量的隨機(jī)脈沖。

相對(duì)專用IC,使用運(yùn)放實(shí)現(xiàn)比較器的優(yōu)點(diǎn)是不容易產(chǎn)生振蕩，而且輸入電壓

范圍寬，但是缺點(diǎn)也很突出，表現(xiàn)在：

?輸出接口無(wú)法多路扇出，要增加一級(jí)輸出驅(qū)動(dòng)；

?受運(yùn)放的影響帶寬不易提高；

?受溫度變化明顯，輸出振幅不穩(wěn)定；

?實(shí)際使用的齊納二極管在6V以下的小信號(hào)時(shí)穩(wěn)壓效果不夠理想，會(huì)受

12

到輸入電流變化的影響。

在比較器后面增加一級(jí)非門，有以下考慮。

?比較器輸出可能在零交叉點(diǎn)附近有較多毛刺，從而影響數(shù)字邏輯的判斷。

非門可以消除這種毛刺；

?增加了前一級(jí)的驅(qū)動(dòng)能力；

?將經(jīng)由比較器得到的整形信號(hào)作進(jìn)一步整形，使輸出電平穩(wěn)定；

?避免了運(yùn)放直接接入FPGA,起到了保護(hù)FPGA的作用；

?必要的時(shí)候可以實(shí)現(xiàn)電平變換。

晶體管電路即可以實(shí)現(xiàn)非門，但是比較好的選擇還是使用集成芯片，采用兩

級(jí)非門電路。這里選擇仙童公司的DM74LS04""，電源電壓為+5V,輸入范圍

0-5V,輸出高電平3.3V,可以同時(shí)完成電平轉(zhuǎn)換和非門的功能，比較理想。由

于DM74LS04的電平輸入范圍比較大，前一級(jí)的比較器中的齊納二極管可以在

3.0V~5.1V之間選擇。

4）運(yùn)放的供電

運(yùn)放供電的實(shí)現(xiàn)是將+5V直流電源升壓到+15V,然后反極性變換為-15V,

從而得到運(yùn)放所需的+/-15V電源。

表3.1用到的芯片的清單

型號(hào)廠家作用

山，DC-DC變換器，使+5V電源轉(zhuǎn)換為

MAX773[I4]MAXIM

+15V

ICL7662[15]MAXIM電平反轉(zhuǎn)，使+15V電源轉(zhuǎn)換為-15V

1N5817|17]FAIRCHILD肖特基二極管作理想開關(guān)

Si9410DY|l8]TEMICN溝道增強(qiáng)MOS場(chǎng)效應(yīng)管

以上方案采用運(yùn)放實(shí)現(xiàn)二階有源低通濾波器和負(fù)反饋零交叉比較器，電路性

能的好壞和運(yùn)放關(guān)系密切。考慮到AES/EBU數(shù)字音頻基帶信號(hào)的帶寬為6MHz,

需要選用高速運(yùn)放；另外，由于低通濾波器和比較器電路各需要一個(gè)運(yùn)放，綜合

考慮，選用TI公司的高速低噪聲運(yùn)放芯片NE5532】⑹，其典型帶寬為10MHz,

集成雙運(yùn)放，差模輸入放大倍數(shù)在2200倍到100000倍之間，能較好地符合設(shè)計(jì)

要求。這部分模擬電路的完整原理圖由附錄2給出。

13

實(shí)際上可以避免使用運(yùn)放，即米用RC無(wú)源濾波實(shí)現(xiàn)，比較器米用專用比較

器高速芯片MAXIM公司的MAX999n3］，并在其前面加入單向整流肖特基二極

管，這種情況下不需要額外的供電電路，電路穩(wěn)定性可以提高不少，而且電路簡(jiǎn)

化很多，但是考慮到無(wú)源濾波的效果要差一些，加之比較器的門限電平要高于

0V,總體上效果要差于第一種方案。不過(guò)這種差距并不大，在后面可以看到，

由于抽樣判決的時(shí)鐘周期大概是8倍于數(shù)字音頻基帶信號(hào)，門限附近即使發(fā)生小

幅振蕩，時(shí)間也是很短的，只占據(jù)抽樣時(shí)鐘的很窄的范圍，加上與門電路基本消

除了這種毛刺的存在，并不影響到抽樣時(shí)刻的判決。影響判決的主要原因在于肖

特基二極管的正相壓降使得比較器的門限電平提高，這需要通過(guò)程序中校正抽樣

時(shí)刻來(lái)修正。圖3.4給出了這種方案的原理圖。

Qo

o1

o2OUT

O3

4

5

MAX999

圖3.4方案二電路實(shí)現(xiàn)

3.2AES/EBU譯碼的FPGA數(shù)字邏輯部分

3.2.1FPGA設(shè)計(jì)流程

數(shù)字邏輯設(shè)計(jì)采用現(xiàn)場(chǎng)可編程邏輯陣列FPGA(FieldProgrammableGate

Array),它和CPLD雖然結(jié)構(gòu)不同，性能也有較大差異，但是可以實(shí)現(xiàn)相同的邏

輯，設(shè)計(jì)方法也是完全相同，兩者統(tǒng)稱為可編程邏輯器件?？删幊踢壿嬈骷O(shè)計(jì)

的一般流程如圖3.5所示⑵對(duì)于所有的FPGA開發(fā)系統(tǒng)如Xilinx公司的ISE⑶

和Altera公司的QUARTUS1產(chǎn)旬等，設(shè)計(jì)流程基本是一致的。

14

圖3.5FPGA設(shè)計(jì)流程

1）設(shè)計(jì)輸入

完成由系統(tǒng)到網(wǎng)絡(luò)表的轉(zhuǎn)換，使開發(fā)系統(tǒng)能夠理解設(shè)計(jì)者的設(shè)計(jì)目標(biāo)。

完成設(shè)計(jì)輸入的工具包括原理圖編輯器、文本工具或兩者的混合。設(shè)計(jì)工作

包括器件選型、元器件建庫(kù)、原理圖或狀態(tài)機(jī)設(shè)計(jì)、VHDL設(shè)計(jì)等。本設(shè)計(jì)

同時(shí)采用了VHDL語(yǔ)言設(shè)計(jì)⑵”、原理圖和IP庫(kù)的方法。

2）功能仿真

功能仿真也叫預(yù)仿真或邏輯仿真，其目的是在用器件實(shí)現(xiàn)之前判斷邏輯

是否正確。由于沒(méi)有用到實(shí)現(xiàn)設(shè)計(jì)的時(shí)序信息，所以此時(shí)的仿真不考慮延時(shí)。

它可以在設(shè)計(jì)初期糾正設(shè)計(jì)中的錯(cuò)誤，這是十分重要的一步。一般來(lái)說(shuō)，除

了最頂層的原理圖要進(jìn)行功能仿真以外，每一層原理圖、每一個(gè)用戶自生成

模塊都要進(jìn)行功能仿真，及時(shí)發(fā)現(xiàn)錯(cuò)誤。

3）設(shè)計(jì)綜合

功能仿真通過(guò)后，就可以開始進(jìn)行設(shè)計(jì)綜合。綜合過(guò)程是把設(shè)計(jì)實(shí)現(xiàn)到

芯片中的過(guò)程，把設(shè)計(jì)分割、映射、布局到器件的各個(gè)功能塊。整個(gè)過(guò)程為:

網(wǎng)表轉(zhuǎn)換一映射一布局布線一產(chǎn)生時(shí)序數(shù)據(jù)一產(chǎn)生配置文件。綜合完成后將

15

產(chǎn)生的報(bào)告文件里記錄的內(nèi)容包括：片內(nèi)資源利用率、輸入/輸出引腳分布情

況以及引腳到引腳間的延時(shí)、系統(tǒng)最大延時(shí)與最小延時(shí)和系統(tǒng)最大工作頻率

及最小工作頻率等重要信息，供優(yōu)化設(shè)計(jì)參考。

4）時(shí)序仿真

時(shí)序仿真檢驗(yàn)裝載在指定器件的設(shè)計(jì)在最壞條件下按所需速度工作的情

況，它是在對(duì)設(shè)計(jì)進(jìn)行映射、布局、布線之后進(jìn)行的，這時(shí)所有設(shè)計(jì)中的延

時(shí)都是已知的。如果仿真結(jié)果顯示由于延時(shí)影響而造成邏輯錯(cuò)誤，就需要在

設(shè)計(jì)輸入時(shí)對(duì)關(guān)鍵電路進(jìn)行設(shè)計(jì)約束。可直接在設(shè)計(jì)輸入中修改受影響的路

徑或利用設(shè)計(jì)約束文件加以限制，最終消除延時(shí)對(duì)電路的影響。

5）系統(tǒng)驗(yàn)證

一般功能仿真和時(shí)序仿真稱為設(shè)計(jì)驗(yàn)證，而系統(tǒng)驗(yàn)證則是將FPGA配置信

息加載到FPGA內(nèi)部后，通過(guò)外部觀測(cè)設(shè)備（如邏輯分析儀、數(shù)字示波器、

DSP程序等）來(lái)驗(yàn)證FPGA實(shí)現(xiàn)的功能。通過(guò)系統(tǒng)驗(yàn)證后，可認(rèn)為基于FPGA

的系統(tǒng)設(shè)計(jì)任務(wù)基本完成。

3.2.2音頻譯碼電路的FPGA程序設(shè)計(jì)

前面已經(jīng)講到，音頻解碼數(shù)字部分要實(shí)現(xiàn)的功能是AES/EBU解碼和有效數(shù)據(jù)

檢出，即數(shù)字基帶信號(hào)經(jīng)過(guò)模擬電路的低通濾波、比較器整形電路生成矩形波信

號(hào)后進(jìn)入FPGA,首先恢復(fù)出0、1離散信號(hào)，然后通過(guò)雙相標(biāo)識(shí)碼去變換得到信

道調(diào)制前的音頻流，最后確定幀同步，判斷音頻數(shù)據(jù)、輔助數(shù)據(jù)和信息位。這部

分的功能在FPGA中實(shí)現(xiàn)，圖3.6為分模塊后的情況。

圖3.6AES/EBU解碼FPGA設(shè)計(jì)框圖

在理解AES/EBU數(shù)字音頻接口協(xié)議的基礎(chǔ)上，使用VHDL語(yǔ)言寫出可用的

16

音頻解碼程序并不是一件困難的事情。但是為了比較完美地實(shí)現(xiàn)設(shè)計(jì)目的，就需

要充分利用數(shù)字邏輯設(shè)計(jì)技巧。這里分模塊討論各部分的程序思路。

1）抽樣判決

抽樣判決部分要從修整基帶波形中抽樣得到得到離散的數(shù)字信號(hào)。一個(gè)基帶

信號(hào)和抽樣時(shí)鐘信號(hào)的相對(duì)示意圖如圖3.7所示。

基帶輸

時(shí)鐘

判決輸出|

判決時(shí)鐘巧可||[

圖3.7抽樣判決輸入輸出示意圖

程序的內(nèi)部計(jì)數(shù)器在基帶信號(hào)發(fā)生高低電平跳變時(shí)會(huì)進(jìn)行異步復(fù)位，同時(shí)在

計(jì)數(shù)到第8個(gè)時(shí)鐘周期時(shí)也會(huì)同步復(fù)位，這主要是考慮到連0連1的情況。由于

時(shí)鐘頻率并不準(zhǔn)確地8倍于基帶信號(hào)（大致是8.13倍），大概20個(gè)連0或者連1

也并不影響準(zhǔn)確判決，但是考慮到實(shí)際中不可避免會(huì)出現(xiàn)抖動(dòng)的情況，允許的連

0或連1的個(gè)數(shù)要比這個(gè)少。作為一個(gè)基本標(biāo)準(zhǔn)，抖動(dòng)不應(yīng)該超過(guò)時(shí)鐘周期的

20%。另一個(gè)影響抽樣判決時(shí)刻的因素是時(shí)鐘高脈沖起始時(shí)刻和基帶信號(hào)矩形波

電平跳變時(shí)刻的相位差，最壞情況下會(huì)相差一個(gè)抽樣時(shí)鐘周期，考慮到AES/EBU

數(shù)字音頻基帶信號(hào)采用的是雙相標(biāo)識(shí)碼作為信源編碼，連0或連1不會(huì)超過(guò)兩個(gè)，

這種設(shè)計(jì)是完全可靠的。

判決時(shí)鐘的輸出是為了給出一個(gè)處理基準(zhǔn)時(shí)鐘，使得后續(xù)處理電路全部工作

在這個(gè)時(shí)鐘信號(hào)上，從而和判決得到的音頻時(shí)鐘同步。采用低電平也是考慮到

MCU的中斷輸入的特點(diǎn)。

2）移位寄存器

考慮到寄存器觸發(fā)時(shí)刻數(shù)據(jù)的穩(wěn)定性，移位寄存器采用鎖存和延時(shí)一個(gè)時(shí)鐘

周期的設(shè)計(jì)。為了保證移位寄存器讀取數(shù)據(jù)時(shí)刻數(shù)據(jù)是穩(wěn)定的，移位寄存器是在

上升沿讀入判決器輸出數(shù)據(jù)，下降沿時(shí)刻將判決器輸出數(shù)據(jù)輸出到移位寄存器輸

出。這種做法的另一個(gè)好處在于，避免了由于采用了鎖存器電路而可能帶來(lái)的數(shù)

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據(jù)讀取時(shí)刻的競(jìng)爭(zhēng)與冒險(xiǎn)的現(xiàn)象。

移位寄存器部分采用多個(gè)8位移位寄存器串聯(lián)工作的設(shè)計(jì)，除了最后個(gè)要

輸出8位數(shù)據(jù)用于同步頭檢測(cè)處理外，其余的8位移位寄存器只需要移位輸出1

位數(shù)據(jù)給下一個(gè)移位寄存器。移位寄存器要完成的另一個(gè)功能是去雙相標(biāo)識(shí)碼變

換。這可以通過(guò)相鄰兩位的一個(gè)異或邏輯實(shí)現(xiàn)。移位寄存器的時(shí)鐘信號(hào)來(lái)自于判

決器時(shí)鐘輸出。

3）同步頭檢測(cè)

最后一個(gè)8位移位寄存器輸出數(shù)據(jù)到同步檢測(cè)模塊，同步檢測(cè)模塊根據(jù)

AES/EBU數(shù)字音頻接口協(xié)議檢測(cè)出每個(gè)子幀、幀和塊的同步頭。由于基帶信號(hào)

是雙相標(biāo)識(shí)碼編碼，必須要通過(guò)檢測(cè)出同步頭才可以判斷出之前的正確的數(shù)據(jù)流

信息，將相鄰而且正確組合的2bit數(shù)據(jù)去雙相標(biāo)識(shí)碼變換，從而恢復(fù)出進(jìn)入脈沖

形成器的數(shù)字離散信號(hào)。

考慮AES/EBU數(shù)字音頻接口協(xié)議的傳輸情況，誤碼率不會(huì)高于10弋因而

漏同步的概率可以忽略；為了避免假同步，在程序中做了同步間隔的判斷，當(dāng)檢

測(cè)出的兩個(gè)相鄰的同步間隔低于正常的同步間隔時(shí)，將認(rèn)為第二個(gè)檢測(cè)到的同步

是假同步?？紤]到計(jì)算機(jī)處理復(fù)雜問(wèn)題要容易的多而且非常靈活，這里沒(méi)有對(duì)檢

測(cè)到的有效數(shù)據(jù)作塊結(jié)構(gòu)的分析。

3.2.3音頻譯碼的FPGA設(shè)計(jì)總結(jié)

在QUARTUS環(huán)境下實(shí)現(xiàn)的頂層設(shè)計(jì)如圖3.8所示。

圖3.8QUARTUS下的頂層設(shè)計(jì)文件

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由于是分模塊實(shí)現(xiàn)的，要將模塊連接起來(lái)，還需要建立頂層文件，而且頂層

設(shè)計(jì)文件還包括了軟處理器MicroBlaze在內(nèi)。頂層設(shè)計(jì)文件是用原理圖的方式

連接的，具體連接由附錄3給出（此處的64位移位寄存器是由三種不同的移位

寄存器組合實(shí)現(xiàn)的）。

從頂層文件原理圖可以看出，設(shè)計(jì)中采用了移位寄存器。由于實(shí)際程序的移

位寄存器是由鎖存器實(shí)現(xiàn)的，而鎖存器占用了較多的硬件邏輯資源，因而在數(shù)字

邏輯設(shè)計(jì)中常常不被提倡。在本設(shè)計(jì)中，64位的移位寄存器占用了大約80個(gè)

FPGA邏輯單元，3%的系統(tǒng)資源。但是不使用鎖存器的話，就需要在確定了音

頻幀同步起始后，通過(guò)計(jì)數(shù)將后續(xù)的有效數(shù)據(jù)一位一位地轉(zhuǎn)移到MCU中，這無(wú)

疑占用了大量的MCU時(shí)間，因而是不現(xiàn)實(shí)的。使用鎖存器就可以在一個(gè)機(jī)器周

期內(nèi)把全部的16位有效數(shù)據(jù)轉(zhuǎn)移到MCU中。而且使用鎖存器能夠保證數(shù)據(jù)接

收的穩(wěn)定性，避免沿跳變時(shí)刻數(shù)據(jù)也處于跳變的情況。

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第四章USB控制器設(shè)計(jì)一基于MicroBIaze的SOPC

4.1SOPC介紹

整個(gè)設(shè)計(jì)是采用目前最新的嵌入式設(shè)計(jì)方案一可編程片上系統(tǒng)(Systemon

ProgrammableChip,SOPC)實(shí)現(xiàn)。設(shè)計(jì)基于已有的評(píng)估板一數(shù)字刀劍系列之火龍

刀(DigitalSword-HL-SPII),這是長(zhǎng)沙鉞元素科技發(fā)展有限公司開發(fā)的Xilinx

SpartanII系列FPGA評(píng)估工具【25】，目前有基本版、增強(qiáng)版和豪華版三種型號(hào)，

主要面向FPGA的中級(jí)、高級(jí)使用者。本設(shè)計(jì)采用的豪華版具有豐富的外設(shè)接口，

非常適合于各種IPCore的設(shè)計(jì)驗(yàn)證。開發(fā)者可利用VHDL語(yǔ)言、Verilog語(yǔ)言、

原理圖或方程式，結(jié)合Xilinx集成開發(fā)環(huán)境Foundation或免費(fèi)軟件WebPack,

進(jìn)行編輯、綜合、仿真和布局布線，通過(guò)DigitalSword-HL-SPH加載配置并進(jìn)

行設(shè)計(jì)驗(yàn)證。它可以滿足絕大多數(shù)組合邏輯電路、時(shí)序邏輯電路設(shè)計(jì)需求；可以

與PC機(jī)的串口連接實(shí)現(xiàn)與PC機(jī)的通信；可以直接將實(shí)驗(yàn)圖像顯示在V