數(shù)字邏輯與數(shù)字系統(tǒng)：第三章 時(shí)序邏輯

1數(shù)字邏輯與數(shù)字系統(tǒng)課程題目：23.1鎖存器3.2觸發(fā)器3.3寄存器和移位寄存器3.4計(jì)數(shù)器3.5定時(shí)脈沖產(chǎn)生器3.6同步時(shí)序邏輯分析3.7同步時(shí)序邏輯設(shè)計(jì)第3章時(shí)序邏輯

3第3章時(shí)序邏輯

時(shí)序邏輯電路：區(qū)別于組合邏輯電路。結(jié)構(gòu)上：1.包含鎖存器或觸發(fā)器2.它的輸出往往反饋到輸入端，與輸入變量一起決定電路的輸出狀態(tài)。其特點(diǎn)是：任意時(shí)刻輸出不僅取決于該時(shí)刻輸入變量的狀態(tài)，而且還與原來的狀態(tài)有關(guān)，即歷史狀態(tài)相關(guān)性時(shí)序邏輯電路具有記憶功能43.1鎖存器第3章時(shí)序邏輯

鎖存器具有兩個(gè)穩(wěn)定的物理狀態(tài)，能記憶1位二進(jìn)制數(shù)。（１）有兩個(gè)互補(bǔ)的輸出端Q和Q。互鎖的（２）有兩個(gè)穩(wěn)定狀態(tài)。

“1”狀態(tài)：（Q=1，Q=0）

“0”狀態(tài)：（Q=0，Q=1）（３）在輸入信號(hào)的作用下，鎖存器可以從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個(gè)穩(wěn)定狀態(tài)。3.1.1鎖存器的基本特性53.1鎖存器第3章時(shí)序邏輯

X表示輸入信號(hào)的集合，則有

Qn+1=f(Qn,X)此函數(shù)表達(dá)式叫觸發(fā)器的特征方程，也叫次態(tài)方程，狀態(tài)方程。3.1.1鎖存器的基本特性63.1鎖存器第3章時(shí)序邏輯

3.1.2基本SR鎖存器基本SR鎖存器由兩個(gè)與非門輸出交叉反饋而組成。73.1鎖存器第3章時(shí)序邏輯

3.1.2基本SR鎖存器信號(hào)輸入端，低電平有效。信號(hào)輸出端，Q=0、Q=1的狀態(tài)稱0狀態(tài)，

Q=1、Q=0的狀態(tài)稱1狀態(tài)，83.1鎖存器3.1.2基本SR鎖存器工作原理SRQ10011

00①R=0、S=1時(shí)：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不論基本SR鎖存器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將基本SR鎖存器置0或復(fù)位。R端稱為基本SR鎖存器的置0端或復(fù)位端。93.1鎖存器3.1.2基本SR鎖存器工作原理0110SRQ100②R=1、S=0時(shí)：由于S=0，不論原來Q為0還是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不論基本SR鎖存器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將基本SR鎖存器置1或置位。S端稱為基本SR鎖存器的置1端或置位端。0

11103.1鎖存器3.1.2基本SR鎖存器工作原理1110③R=1、S=1時(shí)：根據(jù)與非門的邏輯功能不難推知，基本SR鎖存器保持原有狀態(tài)不變，即原來的狀態(tài)被基本SR鎖存器存儲(chǔ)起來，這體現(xiàn)了基本SR鎖存器有記憶能力。SRQ1000111

1不變10113.1鎖存器3.1.2基本SR鎖存器工作原理0011RSQ10001111不變0

0不定？④R=0、S=0時(shí)：Q=Q=1，不符合基本SR鎖存器的邏輯關(guān)系。并且由于與非門延遲時(shí)間不可能完全相等，在兩輸入端的0同時(shí)撤除后，將不能確定鎖存器是處于1狀態(tài)還是0狀態(tài)。所以基本SR鎖存器不允許出現(xiàn)這種情況，這就是基本SR鎖存器的約束條件。123.1鎖存器3.1.2基本SR鎖存器特性表（真值表）現(xiàn)態(tài)：基本SR鎖存器接收輸入信號(hào)之前的狀態(tài)，也就是鎖存器原來的穩(wěn)定狀態(tài)。次態(tài)：基本SR鎖存器接收輸入信號(hào)之后所處的新的穩(wěn)定狀態(tài)。133.1鎖存器3.1.2基本SR鎖存器次態(tài)Qn+1的卡諾圖特性方程基本SR鎖存器的特性方程就是基本SR鎖存器次態(tài)Qn+1與輸入及現(xiàn)態(tài)Qn之間的邏輯關(guān)系式143.1鎖存器3.1.2基本SR鎖存器基本SR鎖存器狀態(tài)轉(zhuǎn)換圖基本SR鎖存器狀態(tài)轉(zhuǎn)換圖演示153.1鎖存器3.1.2基本SR鎖存器基本SR鎖存器的波形圖。反映基本SR鎖存器輸入信號(hào)取值和狀態(tài)之間對(duì)應(yīng)關(guān)系的圖形稱為波形圖RSQQ置1置0置1置1置1保持不允許163.1鎖存器第3章時(shí)序邏輯

3.1.2基本SR鎖存器基本SR鎖存器由兩個(gè)與非門輸出交叉反饋而組成。基本SR鎖存器由兩個(gè)非或門輸出交叉反饋而組成。173.1鎖存器3.1.3門控SR鎖存器

門控SR鎖存器是在基本SR鎖存器的改進(jìn)：

加了一級(jí)輸入與非門，由允許使能控制信號(hào)EN進(jìn)行控制。EN=1時(shí)，鎖存器才能允許接受數(shù)據(jù)輸入信號(hào)。先決條件：數(shù)據(jù)信號(hào)S，R先到，使能控制信號(hào)EN后到。門控SR鎖存器演示183.1鎖存器3.1.3門控SR鎖存器

門控SR鎖存器波形圖193.1鎖存器3.1.3門控SR鎖存器

存在問題：1.當(dāng)S和R同時(shí)為高時(shí)，如果時(shí)鐘脈沖出現(xiàn)，會(huì)使鎖存器輸出現(xiàn)不穩(wěn)定情況。2.接受的輸入數(shù)據(jù)是在允許使能信號(hào)EN控制下進(jìn)行。存在當(dāng)EN受干擾（開關(guān)變化），保存數(shù)據(jù)生變的問題。203.1鎖存器3.1.4門控D鎖存器與門控SR鎖存器類似，其不同在于只有一個(gè)數(shù)據(jù)輸入端D。工作原理：當(dāng)數(shù)據(jù)輸入D＝１且使能控制EN＝１，鎖存器置“１”；當(dāng)D＝０且EN＝１時(shí)，鎖存器置“０”。先決條件：數(shù)據(jù)信號(hào)D先到，使能控制信號(hào)EN后到。門控D鎖存器工作原理演示213.1鎖存器3.1.4門控D鎖存器門控D鎖存器波形圖223.1鎖存器第3章時(shí)序邏輯

鎖存器邏輯符號(hào)233.2觸發(fā)器第3章時(shí)序邏輯

鎖存器雖然能記憶一位二進(jìn)制數(shù)，但接受的輸入數(shù)據(jù)是在允許使能信號(hào)EN控制下進(jìn)行。存在當(dāng)EN受干擾（開關(guān)變化），保存數(shù)據(jù)生變的問題。

為了提高鎖存器工作的可靠性，推出了邊沿方式工作的觸發(fā)器。

觸發(fā)器是一種同步雙穩(wěn)態(tài)器件。

同步是指觸發(fā)器的記憶狀態(tài)按時(shí)鐘脈沖（CLK）規(guī)定的起動(dòng)指示點(diǎn)（脈沖邊沿）來改變。

觸發(fā)器可以在時(shí)鐘脈沖的正沿（上升沿）改變狀態(tài)，也可以在時(shí)鐘脈沖的負(fù)沿（下降沿）改變狀態(tài)。243.2觸發(fā)器第3章時(shí)序邏輯

3.2.1SR觸發(fā)器

SR觸發(fā)器與門控SR鎖存器不同：它有一個(gè)窄脈沖轉(zhuǎn)換器。其功能是對(duì)應(yīng)時(shí)鐘脈沖的上升沿而產(chǎn)生一個(gè)持續(xù)時(shí)間很短的窄脈沖，稱尖鋒脈沖。

SR觸發(fā)器工作原理演示253.2觸發(fā)器第3章時(shí)序邏輯

3.2.1SR觸發(fā)器

SR觸發(fā)器波形圖263.2觸發(fā)器第3章時(shí)序邏輯

3.2.1SR觸發(fā)器

SR觸發(fā)器邏輯符號(hào)

邏輯符號(hào)說明：

時(shí)鐘端C處：

不帶小圓圈：表示時(shí)鐘信號(hào)為正脈沖；

帶小圓圈：表示時(shí)鐘信號(hào)為負(fù)脈沖。

小三角符號(hào)：是將時(shí)鐘信號(hào)轉(zhuǎn)換成窄脈沖，使觸發(fā)器按邊沿方式工作。

273.2觸發(fā)器第3章時(shí)序邏輯

3.2.2D觸發(fā)器D觸發(fā)器以SR觸發(fā)器為基礎(chǔ)，增加了一個(gè)非門,變?yōu)閱屋斎攵薉

D觸發(fā)器工作原理演示283.2觸發(fā)器第3章時(shí)序邏輯

3.2.2D觸發(fā)器D觸發(fā)器波形圖293.2觸發(fā)器第3章時(shí)序邏輯

3.2.3JK觸發(fā)器JK觸發(fā)器主要解決SR觸發(fā)器不穩(wěn)定問題。JK都為1時(shí)的情況：窄脈沖使JK觸發(fā)器狀態(tài)反轉(zhuǎn)。

數(shù)據(jù)在時(shí)鐘有效邊沿之前的提前到達(dá)，當(dāng)有效邊沿之后，完成相應(yīng)操作。JK觸發(fā)器工作原理演示303.2觸發(fā)器第3章時(shí)序邏輯

3.2.3JK觸發(fā)器JK觸發(fā)器狀態(tài)轉(zhuǎn)換圖

JK觸發(fā)器狀態(tài)轉(zhuǎn)換圖演示當(dāng)時(shí)鐘信號(hào)有效時(shí)，JK觸發(fā)器的特征方程表達(dá)式為:

Qn+1=JQn

+KQn313.2觸發(fā)器第3章時(shí)序邏輯

3.2.3JK觸發(fā)器有強(qiáng)置輸入端的JK觸發(fā)器323.2觸發(fā)器第3章時(shí)序邏輯

3.2.3JK觸發(fā)器有強(qiáng)置輸入端的JK觸發(fā)器波形圖333.2觸發(fā)器第3章時(shí)序邏輯

3.2.4觸發(fā)器的應(yīng)用和時(shí)間參數(shù)1觸發(fā)器的應(yīng)用

（１）并行數(shù)據(jù)寄存器

n個(gè)觸發(fā)器按并行方式連接就構(gòu)成并行數(shù)據(jù)寄存器，簡(jiǎn)稱寄存器。

（２）計(jì)數(shù)器

（３）分頻器

（４）時(shí)序脈沖產(chǎn)生器

（５）控制器

343.2觸發(fā)器第3章時(shí)序邏輯

3.2.4觸發(fā)器的應(yīng)用和時(shí)間參數(shù)2觸發(fā)器的時(shí)間參數(shù)

（1）為保證數(shù)據(jù)寫入的正確性的時(shí)間參數(shù)：

ts：數(shù)據(jù)建立時(shí)間（D在CP有效邊沿之前的提前時(shí)間）

th：數(shù)據(jù)保持時(shí)間（D在CP有效邊沿之后繼續(xù)保持時(shí)間）

353.2觸發(fā)器第3章時(shí)序邏輯

3.2.4觸發(fā)器的應(yīng)用和時(shí)間參數(shù)2觸發(fā)器的時(shí)間參數(shù)

（２）時(shí)鐘信號(hào)的時(shí)間參數(shù)。

twh：時(shí)鐘CP的高電平寬度

twl：時(shí)鐘CP保持低電平的最小持續(xù)時(shí)間

fmax：觸發(fā)器最高工作頻率

363.2觸發(fā)器第3章時(shí)序邏輯

3.2.4觸發(fā)器的應(yīng)用和時(shí)間參數(shù)2觸發(fā)器的時(shí)間參數(shù)

（３）觸發(fā)器的翻轉(zhuǎn)延遲時(shí)間。

觸發(fā)器的翻轉(zhuǎn)延遲時(shí)間tp：

時(shí)鐘信號(hào)幅度50％到觸發(fā)器Q端輸出信號(hào)幅度50％的時(shí)間間隔。373.3寄存器和移位寄存器第3章時(shí)序邏輯

3.3.1寄存器由若干個(gè)正沿D觸發(fā)器構(gòu)成的一次能存儲(chǔ)多位二進(jìn)制代碼的時(shí)序邏輯電路，叫寄存器。

輸出采用三態(tài)門控制，因而適合于掛接在數(shù)據(jù)總線上寄存器演示

383.3寄存器和移位寄存器第3章時(shí)序邏輯

3.3.1寄存器常用的寄存器大多由D觸發(fā)器構(gòu)成

74LS374

D鎖存器也可構(gòu)成寄存器74LS373兩者區(qū)別：

D觸發(fā)器構(gòu)成的寄存器：時(shí)鐘信號(hào)采用邊沿方式工作，更可靠

D鎖存器構(gòu)成的寄：時(shí)鐘信號(hào)采用電位方式工作，易受干擾393.3寄存器和移位寄存器第3章時(shí)序邏輯

3.3.2移位寄存器

在時(shí)鐘信號(hào)控制下，將所寄存的數(shù)據(jù)向左或向右移位的寄存器稱為移位寄存器。分類：按左右方向、串并行是否循環(huán)分為7類組合并行輸入并行輸出右移左移循環(huán)左移403.3寄存器和移位寄存器第3章時(shí)序邏輯

3.3.2移位寄存器

在時(shí)鐘信號(hào)控制下，將所寄存的數(shù)據(jù)向左或向右移位的寄存器稱為移位寄存器。分類：按左右方向、串并行是否循環(huán)分為7類組合移位寄存器分類演示413.3寄存器和移位寄存器第3章時(shí)序邏輯

3.3.2移位寄存器

右移寄存器邏輯圖

Di=Qi-1右移寄存器演示

423.3.2移位寄存器

通用移位寄存器工作原理

通用移位寄存器演示

通用移位寄存器功能：并行置數(shù)、保持、左移、右移四種功能。

應(yīng)用：累加寄存器、緩沖寄存器、乘除部件433.4計(jì)數(shù)器第3章時(shí)序邏輯

計(jì)數(shù)器的功能是記憶脈沖的個(gè)數(shù)，它是數(shù)字系統(tǒng)中應(yīng)用最廣泛的基本時(shí)序邏輯構(gòu)件。

計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器加法計(jì)數(shù)器同步計(jì)數(shù)器異步計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器加法計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器······分類眾多：443.4計(jì)數(shù)器第3章時(shí)序邏輯

3.4.1同步計(jì)數(shù)器

同步計(jì)數(shù)器電路中，所有觸發(fā)器使用同一個(gè)時(shí)鐘脈沖源，又稱并行計(jì)數(shù)器?？梢杂捎?jì)數(shù)方式的觸發(fā)器構(gòu)成或者移位寄存器構(gòu)成。453.4.1同步計(jì)數(shù)器

1.用計(jì)數(shù)方式構(gòu)成的同步二進(jìn)制計(jì)數(shù)器三位二進(jìn)制同步加法計(jì)數(shù)器選用3個(gè)CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。狀態(tài)圖輸出方程：時(shí)鐘方程：463.4.1同步計(jì)數(shù)器

1.用計(jì)數(shù)方式構(gòu)成的同步二進(jìn)制計(jì)數(shù)器時(shí)序圖FF0每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次FF1在Q0=1時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。FF2在Q0=Q1=1時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。三位二進(jìn)制同步加法計(jì)數(shù)器473.4.1同步計(jì)數(shù)器

1.用計(jì)數(shù)方式構(gòu)成的同步二進(jìn)制計(jì)數(shù)器三位二進(jìn)制同步加法計(jì)數(shù)器FF0每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次FF1在Q0=1時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。FF2在Q0=Q1=1時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。電路圖輸出方程：483.4.1同步計(jì)數(shù)器

1.用計(jì)數(shù)方式構(gòu)成的同步二進(jìn)制計(jì)數(shù)器推廣到n位二進(jìn)制同步加法計(jì)數(shù)器驅(qū)動(dòng)方程輸出方程493.4.1同步計(jì)數(shù)器

1.用計(jì)數(shù)方式構(gòu)成的同步二進(jìn)制計(jì)數(shù)器三位二進(jìn)制同步減法計(jì)數(shù)器選用3個(gè)CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。狀態(tài)圖輸出方程：時(shí)鐘方程：503.4.1同步計(jì)數(shù)器

1.用計(jì)數(shù)方式構(gòu)成的同步二進(jìn)制計(jì)數(shù)器三位二進(jìn)制同步減法計(jì)數(shù)器時(shí)序圖FF0每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次FF1在Q0=0時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。FF2在Q0=Q1=0時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。513.4.1同步計(jì)數(shù)器

1.用計(jì)數(shù)方式構(gòu)成的同步二進(jìn)制計(jì)數(shù)器三位二進(jìn)制同步減法計(jì)數(shù)器FF0每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次FF1在Q0=0時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。FF2在Q0=Q1=0時(shí)，在下一個(gè)CP觸發(fā)沿到來時(shí)翻轉(zhuǎn)。輸出方程：電路圖523.4.1同步計(jì)數(shù)器

1.用計(jì)數(shù)方式構(gòu)成的同步二進(jìn)制計(jì)數(shù)器推廣到n位二進(jìn)制同步減法計(jì)數(shù)器驅(qū)動(dòng)方程輸出方程533.4.1同步計(jì)數(shù)器

2.用移位寄存器構(gòu)成的同步二進(jìn)制計(jì)數(shù)器

計(jì)數(shù)器由n狀態(tài)移位寄存器構(gòu)成。為不斷在這n個(gè)狀態(tài)中循環(huán)，移位寄存器電路中需要加入反饋。反饋可采用兩種方法：扭環(huán)計(jì)數(shù)器（Qn反饋）環(huán)形計(jì)數(shù)器（Qn反饋）用移位寄存器構(gòu)成的同步二進(jìn)制計(jì)數(shù)器演示

543.4計(jì)數(shù)器第3章時(shí)序邏輯

3.4.2異步計(jì)數(shù)器

1.異步二進(jìn)制計(jì)數(shù)器異步計(jì)數(shù)器各觸發(fā)器的時(shí)鐘不是來自同一個(gè)時(shí)鐘源。狀態(tài)變化時(shí)，有的觸發(fā)器與時(shí)鐘同步，有的則滯后一些時(shí)間。異步計(jì)數(shù)器按串行方式工作，（又稱串行計(jì)數(shù)器）。

異步計(jì)數(shù)器翻轉(zhuǎn)時(shí)間：

從時(shí)鐘有效沿開始到該級(jí)觸發(fā)器翻轉(zhuǎn)結(jié)束，有一個(gè)翻轉(zhuǎn)時(shí)間tp。

n級(jí)觸發(fā)器組成的異步計(jì)數(shù)器則有ntp553.4.2異步計(jì)數(shù)器

1.異步二進(jìn)制計(jì)數(shù)器3位二進(jìn)制異步加法計(jì)數(shù)器狀態(tài)圖選用3個(gè)CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。輸出方程：563.4.2異步計(jì)數(shù)器

1.異步二進(jìn)制計(jì)數(shù)器3位二進(jìn)制異步加法計(jì)數(shù)器時(shí)鐘方程時(shí)序圖FF0每輸入一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)一次，F(xiàn)F1在Q0由1變0時(shí)翻轉(zhuǎn)，F(xiàn)F2在Q1由1變0時(shí)翻轉(zhuǎn)。573.4.2異步計(jì)數(shù)器

1.異步二進(jìn)制計(jì)數(shù)器3位二進(jìn)制異步加法計(jì)數(shù)器時(shí)鐘方程3個(gè)JK觸發(fā)器都是在需要翻轉(zhuǎn)時(shí)就有下降沿，不需要翻轉(zhuǎn)時(shí)沒有下降沿。驅(qū)動(dòng)方程：電路圖輸出方程：583.4.2異步計(jì)數(shù)器

1.異步二進(jìn)制計(jì)數(shù)器4位二進(jìn)制異步加法計(jì)數(shù)器演示593.4.2異步計(jì)數(shù)器

2.異步十進(jìn)制計(jì)數(shù)器異步十進(jìn)制計(jì)數(shù)器演示603.4計(jì)數(shù)器第3章時(shí)序邏輯

3.4.3中規(guī)模集成計(jì)數(shù)器及應(yīng)用1.中規(guī)模集成計(jì)數(shù)器的有關(guān)性能【例7】分析74LS163同步二進(jìn)制計(jì)數(shù)器。

74LS163同步二進(jìn)制計(jì)數(shù)器演示。

613.4計(jì)數(shù)器第3章時(shí)序邏輯

3.4.3中規(guī)模集成計(jì)數(shù)器及應(yīng)用2.用中規(guī)模計(jì)數(shù)器構(gòu)成任意模數(shù)的計(jì)數(shù)器預(yù)置法：

基本思想是使計(jì)數(shù)器從某個(gè)預(yù)置狀態(tài)開始計(jì)數(shù)，到達(dá)滿足模值的終止?fàn)顟B(tài)時(shí)，產(chǎn)生預(yù)置控制信號(hào)，加到預(yù)置控制端進(jìn)行預(yù)置，并重復(fù)以上過程，實(shí)現(xiàn)計(jì)數(shù)。

工作過程為：預(yù)置→計(jì)數(shù)→預(yù)置→計(jì)數(shù)……

假設(shè)：N為原來計(jì)數(shù)器的模值，M為現(xiàn)在要求實(shí)現(xiàn)的模值。

623.4計(jì)數(shù)器第3章時(shí)序邏輯

3.4.3中規(guī)模集成計(jì)數(shù)器及應(yīng)用2.用中規(guī)模計(jì)數(shù)器構(gòu)成任意模數(shù)的計(jì)數(shù)器同步預(yù)置方式

加計(jì)數(shù)預(yù)置值=N-M

減計(jì)數(shù)預(yù)置值=M-1

異步預(yù)置方式

加計(jì)數(shù)預(yù)置值=N-M-1

減計(jì)數(shù)預(yù)置值=M

633.4.3中規(guī)模集成計(jì)數(shù)器及應(yīng)用2.用中規(guī)模計(jì)數(shù)器構(gòu)成任意模數(shù)的計(jì)數(shù)器【例8】將模N＝10的計(jì)數(shù)器改成模M＝6的計(jì)數(shù)器，要求采用同步預(yù)置。

（1）同步預(yù)置方式加法計(jì)數(shù)器

原來的模值為N=10，采用同步預(yù)置方式的加法計(jì)數(shù)器，現(xiàn)用加計(jì)數(shù)預(yù)置值=N-M=4。

每個(gè)狀態(tài)需要１個(gè)時(shí)鐘。到達(dá)狀態(tài)9時(shí)，進(jìn)位輸出便使預(yù)置控制變?yōu)橛行А５A(yù)置的實(shí)現(xiàn)要等到下一個(gè)（第１個(gè)）時(shí)鐘有效邊沿的到來，因此狀態(tài)9和4占兩個(gè)時(shí)鐘，波形上不會(huì)出現(xiàn)毛刺。643.4計(jì)數(shù)器第3章時(shí)序邏輯

3.4.3中規(guī)模集成計(jì)數(shù)器及應(yīng)用2.用中規(guī)模計(jì)數(shù)器構(gòu)成任意模數(shù)的計(jì)數(shù)器【例8】將模N＝10的計(jì)數(shù)器改成模M＝6的計(jì)數(shù)器，要求采用同步預(yù)置。

（２）采用同步預(yù)置方式的減法計(jì)數(shù)器。

預(yù)置值＝6-1＝５。

到達(dá)狀態(tài)０時(shí)，借位輸出使預(yù)置變?yōu)橛行В坏冢眰€(gè)脈沖到來時(shí)，計(jì)數(shù)器狀態(tài)預(yù)置為５，重新開始計(jì)數(shù)。653.4計(jì)數(shù)器第3章時(shí)序邏輯

3.4.3中規(guī)模集成計(jì)數(shù)器及應(yīng)用3.用中規(guī)模計(jì)數(shù)器級(jí)聯(lián)擴(kuò)大模數(shù)可用計(jì)數(shù)器的級(jí)聯(lián)來實(shí)現(xiàn)計(jì)數(shù)范圍擴(kuò)大。

異步計(jì)數(shù)器一般沒有專門的進(jìn)位信號(hào)輸出端RCO，通?？梢杂帽炯?jí)的高位輸出信號(hào)驅(qū)動(dòng)下一級(jí)計(jì)數(shù)器計(jì)數(shù)，即采用串行進(jìn)位方式來擴(kuò)展容量。M＝10x10x10663.4.3中規(guī)模集成計(jì)數(shù)器及應(yīng)用3.用中規(guī)模計(jì)數(shù)器級(jí)聯(lián)擴(kuò)大模數(shù)三片十六進(jìn)制計(jì)數(shù)器構(gòu)成的任意分頻計(jì)數(shù)器

若要構(gòu)成一個(gè)模數(shù)(3000)10的計(jì)數(shù)器：

若３片16進(jìn)制計(jì)數(shù)器進(jìn)行分頻級(jí)聯(lián)，其模值為：

24×24×24=(4096)10現(xiàn)要求級(jí)聯(lián)的模數(shù)為（3000)10，兩者的差為（4096-3000)10＝（1096)10＝（448)16

十六進(jìn)制數(shù)448作為初始值打入計(jì)數(shù)器，并進(jìn)行加計(jì)數(shù)。

673.5定時(shí)脈沖產(chǎn)生器第3章時(shí)序邏輯

一個(gè)數(shù)字系統(tǒng)之所以有條不紊的工作，完全是受到定時(shí)脈沖的指揮，定時(shí)脈沖：按固定時(shí)間順序再現(xiàn)的脈沖序列，也稱為節(jié)拍脈沖。683.5定時(shí)脈沖產(chǎn)生器第3章時(shí)序邏輯

3.5.1時(shí)鐘脈沖源電路

時(shí)鐘脈沖源是提供方波脈沖信號(hào)的來源之處。通常使用時(shí)基芯片555。芯片555作為時(shí)鐘源的電路結(jié)構(gòu)演示

693.5定時(shí)脈沖產(chǎn)生器第3章時(shí)序邏輯

一個(gè)數(shù)字系統(tǒng)之所以有條不紊的工作，完全是受到定時(shí)脈沖的指揮，定時(shí)脈沖：按固定時(shí)間順序再現(xiàn)的脈沖序列，也稱為節(jié)拍脈沖。703.5定時(shí)脈沖產(chǎn)生器第3章時(shí)序邏輯

3.5.1時(shí)鐘脈沖源電路

時(shí)鐘脈沖源是提供方波脈沖信號(hào)的來源之處。通常使用時(shí)基芯片555。芯片555作為時(shí)鐘源的電路結(jié)構(gòu)演示

713.5定時(shí)脈沖產(chǎn)生器第3章時(shí)序邏輯

3.5.1時(shí)鐘脈沖源電路

振蕩頻率的計(jì)算公式:

T為輸出方波的周期

tH為輸出方波T內(nèi)輸出高電平的時(shí)間，tL為輸出方波T內(nèi)輸出低電平的時(shí)間。方波輸出高電平的時(shí)間tH，它對(duì)應(yīng)C１從Vcc／３到２Vcc／３的充電時(shí)間，則：723.5定時(shí)脈沖產(chǎn)生器第3章時(shí)序邏輯

3.5.1時(shí)鐘脈沖源電路

振蕩頻率的計(jì)算公式:

T為輸出方波的周期

占空系數(shù)：733.5定時(shí)脈沖產(chǎn)生器第3章時(shí)序邏輯

3.5.1時(shí)鐘脈沖源電路

例9使用555，設(shè)R1＝2kΩ，R2＝4kΩ，C1＝0.02μF，求輸出脈沖頻率f和占空系數(shù)Duty。[解]=6.79kHz=59.4%743.5定時(shí)脈沖產(chǎn)生器第3章時(shí)序邏輯

3.5.1時(shí)鐘脈沖源電路

要求精確穩(wěn)定的場(chǎng)合，用石英晶體振蕩器構(gòu)成時(shí)鐘源電路

石英晶體構(gòu)成的時(shí)鐘源電路結(jié)構(gòu)演示

753.5定時(shí)脈沖產(chǎn)生器3.5.2節(jié)拍脈沖產(chǎn)生器組成：時(shí)鐘脈沖源、環(huán)形脈沖發(fā)生器、譯碼邏輯、啟?？刂七壿嬎牟糠?。節(jié)拍脈沖（時(shí)序）產(chǎn)生器邏輯圖

763.5定時(shí)脈沖產(chǎn)生器3.5.3數(shù)字鐘數(shù)字鐘邏輯結(jié)構(gòu)圖

773.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

一般的時(shí)序邏輯電路分為：（按其狀態(tài)的改變方式）

同步時(shí)序邏輯：在同一個(gè)時(shí)鐘脈沖控制下改變狀態(tài)；

異步時(shí)序邏輯：在輸入信號(hào)（脈沖或電位）控制下改變狀態(tài)。783.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.1同步時(shí)序邏輯電路的描述工具一般的同步時(shí)序邏輯由兩部分組成：X1，X2，...Xn

——外部輸入信號(hào)

Q1，Q2，...Qk

——觸發(fā)器的輸出，稱為狀態(tài)變量

Z1，Z2，...Zm

——對(duì)外輸出信號(hào)

Y1，Y2，...Yk

——觸發(fā)器的激勵(lì)信號(hào)

輸出方程(1)Zi=fi(X1,X2...Xn;Q1n,Q2n...Qkn)

i=1,2,...m

激勵(lì)方程(2)Yi=gi(X1，X2...Xn；Q1n，Q2n...Qkn)i=1,2,...k

次態(tài)方程(3)Qin+1=hi(X1，X2...Xn；Q1n，Q2n...Qkn)i=1,2,...k

組合邏輯電路記憶電路

793.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.1同步時(shí)序邏輯電路的描述工具同步時(shí)序邏輯電路按其輸入與輸出的關(guān)系不同，可分為米里型時(shí)序邏輯和摩爾型時(shí)序邏輯兩類。

米里型時(shí)序邏輯：輸出Zi不僅與該時(shí)刻的輸入Xi有關(guān)，還與電路的現(xiàn)態(tài)Qin有關(guān)。摩爾型時(shí)序邏輯輸出方程:

Zi=fi(Q1n,Q2n...Qkn)

i=1,2,...m摩爾型時(shí)序邏輯：輸出Zi是現(xiàn)態(tài)的函數(shù)，與輸入Xi無關(guān)。米里型時(shí)序邏輯輸出方程：

Zi=fi(X1,X2...Xn;Q1n,Q2n...Qkn)

i=1,2,...m摩爾型時(shí)序邏輯是米里型時(shí)序邏輯的特例。

803.6.1同步時(shí)序邏輯電路的描述工具[X]i表示輸入信號(hào)的第i種組合，n個(gè)輸入信號(hào)有2n種組合米里型時(shí)序邏輯狀態(tài)表

X

S[X]1...[X]i...S1S11/Z11...Si1/Zi1..................SjS1j/Z1j...Sij/Zij..................Sj表示k個(gè)狀態(tài)變量值的組合，共有2k個(gè)狀態(tài)。Sij表示對(duì)應(yīng)[X]i和Sj的次態(tài)。Zij表示對(duì)應(yīng)[X]i和Sj的輸出值Sij和Sj常用位二進(jìn)制代碼表示（狀態(tài)轉(zhuǎn)移表）或用字母代替（狀態(tài)表）。813.6.1同步時(shí)序邏輯電路的描述工具摩爾型時(shí)序邏輯狀態(tài)表

X

S[X]1...[X]i

...Z1…

ZmS1S11...

Si1

...Z11…Zm1...…

……

…SjS1j

...

Sij

...Z1j…

Zmj...…

……

…[X]i表示輸入信號(hào)的第i種組合，n個(gè)輸入信號(hào)有2n種組合Zmj表示對(duì)應(yīng)Sj的輸出值Sj表示k個(gè)狀態(tài)變量值的組合，共有2k個(gè)狀態(tài)。823.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法所謂同步時(shí)序邏輯分析，就是指出給定時(shí)序電路的邏輯功能。分析步驟：（同步異步時(shí)序邏輯都適用）（１）根據(jù)給定的邏輯圖，寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式。（２）建立次態(tài)表達(dá)式及狀態(tài)轉(zhuǎn)移表。（３）建立狀態(tài)表及狀態(tài)圖。（４）分析輸出序列與輸入序列的關(guān)系。833.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法【例10】分析圖3.44所示時(shí)序電路的邏輯功能。843.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法【例10】分析圖3.44所示時(shí)序電路的邏輯功能。853.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法【例10】分析圖3.44所示時(shí)序電路的邏輯功能。863.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法分析圖3.44所示時(shí)序電路的邏輯功能。873.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法分析圖3.44所示時(shí)序電路的邏輯功能。883.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法分析圖3.44所示時(shí)序電路的邏輯功能。893.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法分析圖3.44所示時(shí)序電路的邏輯功能。903.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法分析圖3.44所示時(shí)序電路的邏輯功能。91第3章時(shí)序邏輯

分析圖3.44所示時(shí)序電路的邏輯功能。92第3章時(shí)序邏輯

分析圖3.44所示時(shí)序電路的邏輯功能。93第3章時(shí)序邏輯

分析圖3.44所示時(shí)序電路的邏輯功能。94第3章時(shí)序邏輯

分析圖3.44所示時(shí)序電路的邏輯功能。95第3章時(shí)序邏輯

分析圖3.44所示時(shí)序電路的邏輯功能。963.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法分析圖3.44所示時(shí)序電路的邏輯功能。973.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法分析圖3.44所示時(shí)序電路的邏輯功能。983.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法分析圖3.44所示時(shí)序電路的邏輯功能。993.6同步時(shí)序邏輯分析第3章時(shí)序邏輯

3.6.2同步時(shí)序邏輯電路分析的一般方法【例11】分析圖3.47所示時(shí)序電路的邏輯功能。

摩爾型同步時(shí)序電路演示1003.7同步時(shí)序邏輯設(shè)計(jì)

第3章時(shí)序邏輯

3.7.1同步時(shí)序邏輯設(shè)計(jì)方法和步驟

所謂時(shí)序邏輯設(shè)計(jì)，就是最終要畫出實(shí)現(xiàn)給定邏輯功能的時(shí)序電路。

同步時(shí)序邏輯電路的設(shè)計(jì)步驟：1013.7同步時(shí)序邏輯設(shè)計(jì)

第3章時(shí)序邏輯

3.7.1同步時(shí)序邏輯設(shè)計(jì)方法和步驟

例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

解：可用如下步驟：（1）確定輸入變量和輸出函數(shù)1023.7同步時(shí)序邏輯設(shè)計(jì)

第3章時(shí)序邏輯

3.7.1同步時(shí)序邏輯設(shè)計(jì)方法和步驟

例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

（2）建立原始狀態(tài)表設(shè)置電路狀態(tài)的目的是利用這些狀態(tài)記住輸入的歷史，以便對(duì)其后的輸入作出響應(yīng)。

常用直接構(gòu)圖法：先設(shè)一個(gè)初態(tài)，從初態(tài)開始，每加一個(gè)輸入可確定一個(gè)次態(tài)。此過程一直繼續(xù)下去，直到不再構(gòu)成新的狀態(tài)為止。最后統(tǒng)計(jì)有多少個(gè)狀態(tài)。103例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

（2）確定內(nèi)部狀態(tài)，

建立原始狀態(tài)表。

abcdefgdefgde000001010011100101110111fg/0/0/0/0/0/0/1/0/0/0/0/00001101101/0/0104例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

原始狀態(tài)表（七個(gè)狀態(tài)）

X

S01ab,0c,0bd,0e,0cf,0g,0dd,0e,0ef,0g,0fd,0e,0gf,1g,0abcdefgdefgde000001010011100101110111fg/0/0/0/0/0/0/1/0/0/0/0/00001101101/0/0105例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

原始狀態(tài)表（七個(gè)狀態(tài)）

X

S01ab,0c,0bd,0e,0cf,0g,0dd,0e,0ef,0g,0fd,0e,0gf,1g,0(3)建立最簡(jiǎn)狀態(tài)表及狀態(tài)圖由原始狀態(tài)表可以看出，b,d,f狀態(tài)可以合并，c,e狀態(tài)可以合并。q1={b,d,f}表示b,d,f合并后的狀態(tài)。用q2={c,e}表示c,e合并后的狀態(tài)?？傻玫揭粋€(gè)中間狀態(tài)表

106例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

(3)建立最簡(jiǎn)狀態(tài)表及狀態(tài)圖由原始狀態(tài)表可以看出，b,d,f狀態(tài)可以合并，c,e狀態(tài)可以合并。q1={b,d,f}表示b,d,f合并后的狀態(tài)。用q2={c,e}表示c,e合并后的狀態(tài)。可得到一個(gè)中間狀態(tài)表

中間狀態(tài)表

X

S01aq1,0q2,0q1q1,0q2,0q2q1,0g,0gq1,1g,0107例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

(3)建立最簡(jiǎn)狀態(tài)表及狀態(tài)圖中間狀態(tài)表

X

S01aq1,0q2,0q1q1,0q2,0q2q1,0g,0gq1,1g,0觀察中間狀態(tài)表，發(fā)現(xiàn)a,q1狀態(tài)還可以繼續(xù)合并。

現(xiàn)令S1={a,q1}，S2=q2，S3=g，從而得到最簡(jiǎn)狀態(tài)表，它只有三個(gè)狀態(tài)。108例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

(3)建立最簡(jiǎn)狀態(tài)表及狀態(tài)圖觀察中間狀態(tài)表，發(fā)現(xiàn)a,q1狀態(tài)還可以繼續(xù)合并。

現(xiàn)令S1={a,q1}，S2=q2，S3=g，從而得到最簡(jiǎn)狀態(tài)表，它只有三個(gè)狀態(tài)。最簡(jiǎn)狀態(tài)表（3個(gè)狀態(tài)）

X

S01S1S1,0S2,0S2S1,0S3,0S3S1,1S3,0109例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

(3)建立最簡(jiǎn)狀態(tài)表及狀態(tài)圖根據(jù)最簡(jiǎn)狀態(tài)表，可畫出狀態(tài)圖

最簡(jiǎn)狀態(tài)表（3個(gè)狀態(tài)）

X

S01S1S1,0S2,0S2S1,0S3,0S3S1,1S3,0110例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

(4)狀態(tài)編碼對(duì)狀態(tài)S1—S3指定二進(jìn)制代碼采用計(jì)數(shù)器法，用兩個(gè)D觸發(fā)器y1,y2實(shí)現(xiàn)。從而畫出電路框圖如下111例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

(4)狀態(tài)編碼確定輸出函數(shù)與激勵(lì)函數(shù)根據(jù)狀態(tài)轉(zhuǎn)移表，容易找出輸入X，現(xiàn)態(tài)

與次態(tài)

，激勵(lì)（D2，D1）的真值關(guān)系。注意，D2，D1值應(yīng)由次態(tài)的值與D觸發(fā)器特征方程推導(dǎo)出來，從而列出激勵(lì)函數(shù)與輸出函數(shù)的真值表。112例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

C（條件）PS（現(xiàn)態(tài)）NS（次態(tài)）激勵(lì)輸出Xy2ny1ny2n+1y1n+1D2D1Z0000

00

0

00100

00

0

00110

00

0

11001

01

0

01101

11

1

01111

11

10(5)激勵(lì)函數(shù)與輸出函數(shù)的真值表113例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

(5)激勵(lì)函數(shù)與輸出函數(shù)的真值表該公式說明，次態(tài)NS為邏輯“1”和各種情況都要考慮，按每一種對(duì)應(yīng)的PS狀態(tài)與輸入條件C先相“與”，然后再相“或”。

例如y2n+1=1有3項(xiàng)，y1n+1=1有2項(xiàng)，由此可得到次態(tài)激勵(lì)表達(dá)式如下：

根據(jù)上表，用PS表示現(xiàn)態(tài)，NS表示次態(tài)，C表示輸入條件，可得到的設(shè)計(jì)公式：NS=∑PS·C114例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

(5)激勵(lì)函數(shù)與輸出函數(shù)的真值表用PS表示現(xiàn)態(tài)，NS表示次態(tài)，C表示輸入條件，可得到的設(shè)計(jì)公式：

NS=∑PS·Cy2n+1=1有3項(xiàng)，y1n+1=1有2項(xiàng)，由此可得到次態(tài)激勵(lì)表達(dá)式如下：輸出函數(shù)表達(dá)式如下：1153.7同步時(shí)序邏輯設(shè)計(jì)

第3章時(shí)序邏輯

3.7.1同步時(shí)序邏輯設(shè)計(jì)方法和步驟

例12用與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，以檢測(cè)輸入的信號(hào)序列是否為連續(xù)的“１１０”。

與非門和D觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路演示1163.7同步時(shí)序邏輯設(shè)計(jì)

第3章時(shí)序邏輯

3.7.2建立原始狀態(tài)表的方法

建立原始狀態(tài)表，就是將課題的設(shè)計(jì)要求轉(zhuǎn)化成最初的狀態(tài)表。這項(xiàng)工作相當(dāng)于建立數(shù)學(xué)模型。

直接構(gòu)圖法的基本思想：

先假定一個(gè)初態(tài)，從這個(gè)初態(tài)開始，每加入一個(gè)輸入，就可以確定其次態(tài)；

此過程一直持續(xù)下去，直到完備。最后確定需要多少個(gè)狀態(tài)。直接構(gòu)圖法的實(shí)施要點(diǎn)：

輸入序列已知，對(duì)輸入序列進(jìn)行記憶；

輸入序列未知，對(duì)輸入序列產(chǎn)生的結(jié)果進(jìn)行記憶。

1173.7同步時(shí)序邏輯設(shè)計(jì)

第3章時(shí)序邏輯

3.7.2建立原始狀態(tài)表的方法

【例13】同步時(shí)序電路有一個(gè)輸入端和一個(gè)輸出端，輸入為二進(jìn)制序列X0，X1，X2...，當(dāng)輸入序列中1的數(shù)目為奇數(shù)時(shí)，輸出為1。作出這個(gè)時(shí)序