《電工與電子技術(shù)》 課件 賈貴璽 第13、14章 組合邏輯電路、時(shí)序邏輯電路

第13章組合邏輯電路13.1組合電路的分析和設(shè)計(jì)13.2加法器12.3編碼器12.4譯碼器組合邏輯電路

組合邏輯電路是由門電路按一定的邏輯功能組合成的電路，其輸出狀態(tài)只與當(dāng)前的輸入狀態(tài)有關(guān)，而與電路原來所處的狀態(tài)無關(guān)。從電路結(jié)構(gòu)上看，電路中無記憶元件，輸入與輸出之間無反饋。

本章通過實(shí)例學(xué)習(xí)組合邏輯電路的分析和設(shè)計(jì)方法，介紹常用中、小規(guī)模組合邏輯集成電路的邏輯功能及其使用方法。&&&&第13章|組合邏輯電路13.1組合邏輯電路的分析與設(shè)計(jì)13.1.1組合邏輯電路的分析組合邏輯電路的分析，就是對(duì)給定的邏輯電路，分析確定其邏輯功能；或者檢查電路設(shè)計(jì)是否合理，驗(yàn)證其邏輯功能是否正確。邏輯電路圖邏輯表達(dá)式化簡(jiǎn)真值表分析功能圖13-1

組合電路的分析步驟

1.一般步驟（1）由已知的邏輯圖，逐級(jí)寫出邏輯函數(shù)表達(dá)式；（2）對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)；（3）根據(jù)邏輯表達(dá)式列出真值表（功能表）；（4）根據(jù)真值表分析電路的邏輯功能。分析步驟見圖13-1所示。第13章|

組合邏輯電路13.1組合邏輯電路的分析與設(shè)計(jì)【例13-1】分析圖13–2所示電路的邏輯功能。&&&&圖13-2

例13-1邏輯圖解：（1）由邏輯圖寫出邏輯函數(shù)表達(dá)式（2）邏輯化簡(jiǎn)反演律反演律吸收律（3）真值表ABF000110110111（4）分析功能

（或運(yùn)算）或門表13-1

例13-1真值表第13章|

組合邏輯電路13.1組合邏輯電路的分析與設(shè)計(jì)【例13–2】分析圖13-3所示電路的邏輯功能。解：（1）由邏輯圖寫出邏輯函數(shù)表達(dá)式（2）邏輯化簡(jiǎn)反演律（3）真值表（見表13-2所示）。（4）分析功能

三個(gè)輸入ABC

中，只要有兩個(gè)或兩個(gè)以上為1，則輸出F為1?？勺鳛槿吮頉Q電路。即輸入同意為1，反對(duì)為0；輸出通過為1，未通過為0，多數(shù)同意即通過。圖13-3

例13-2邏輯圖&&&&表13-2

例13-2真值表第13章|

組合邏輯電路13.1組合邏輯電路的分析與設(shè)計(jì)13.1.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)，就是根據(jù)給定的邏輯要求，畫出能夠?qū)崿F(xiàn)邏輯功能的最簡(jiǎn)單的邏輯電路。組合電路的設(shè)計(jì)過程與分析過程相反。

1.一般步驟（1）根據(jù)給定的邏輯功能要求列出真值表；（2）根據(jù)真值表寫出輸出邏輯函數(shù)的與或表達(dá)式；（3）對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)或根據(jù)電路設(shè)計(jì)要求進(jìn)行變換；（4）根據(jù)化簡(jiǎn)或變換后的邏輯表達(dá)式畫出邏輯電路圖。設(shè)計(jì)步驟見圖13-4所示。功能要求真值表邏輯表達(dá)式化簡(jiǎn)或變換邏輯電路圖圖13-4組合電路的設(shè)計(jì)步驟第13章|

組合邏輯電路13.1組合邏輯電路的分析與設(shè)計(jì)【例13-3】試用與非門設(shè)計(jì)一個(gè)邏輯電路，A、B為輸入變量，F(xiàn)為輸出變量，當(dāng)輸入變量中1的個(gè)數(shù)為奇數(shù)時(shí)，F(xiàn)為1，否則F為0。解：（1）根據(jù)邏輯要求寫出真值表

見表13-3所示。表13-3

例13-3真值表（2）根據(jù)真值表寫出邏輯式

（3）變換為與非-與非式

（4）畫出邏輯電路見圖13-5所示，完全用與非門實(shí)現(xiàn)，需要5個(gè)與非門，其中2個(gè)與非門的輸入端接在一起，相當(dāng)于非門。

圖13-5

例13-3邏輯圖&&&&&該電路稱做二位奇數(shù)校驗(yàn)器。就其邏輯功能來講，當(dāng)A、B狀態(tài)相同時(shí)，輸出F為0；當(dāng)A、B狀態(tài)相異時(shí)，輸出F為1。這種邏輯關(guān)系稱做異或邏輯，其表達(dá)式為第13章|

組合邏輯電路13.1組合邏輯電路的分析與設(shè)計(jì)集成門電路的應(yīng)用圖13-6為兩種常用集成門電路的引腳圖和內(nèi)部結(jié)構(gòu)，其中：74LS04為六非門，即內(nèi)部有六個(gè)非門。如果要求用與門和與非門實(shí)現(xiàn)例13-3中邏輯電路，即可用一片74LS04和一片74LS00實(shí)現(xiàn)，選用74LS04中任意兩個(gè)非門、74LS00中任意兩個(gè)三個(gè)與非門，如圖13-6接線圖所示。也可以用異或門實(shí)現(xiàn)，即可用一片74LS136（四異或門）實(shí)現(xiàn)。

圖13-6

集成門電路74LS04和74LS00214313146571112910874LS041111112143131465711129108&74LS00&&&ABF74LS00為四-2輸入與非門，即內(nèi)部有四個(gè)2輸入與非門。第13章|

組合邏輯電路13.2加法器算術(shù)運(yùn)算電路是計(jì)算機(jī)中不可缺少的單元電路，最常用的是加法器。圖13-7所示為兩個(gè)兩位二進(jìn)制數(shù)相加，其中：A1A0和B1B0

：加數(shù)S1S0：本位和

C1C0

：進(jìn)位低位數(shù)相加，即A0+

B0

，沒有來自更低位的進(jìn)位，輸出為本位和（S0）和本位的進(jìn)位（C0

），稱為“半加”。實(shí)現(xiàn)半加功能的電路稱為半加器。高位數(shù)相加，即A1+

B1

，要考慮來自低位的進(jìn)位（C0），輸出為本位和（S0）和本位的進(jìn)位（C1），稱為“全加”。實(shí)現(xiàn)全加功能的電路稱為全加器。C0A1

A0+

B1

B0C1

S1S0、

圖13-7

半加和全加半加全加第13章|

組合邏輯電路13.2加法器13.2.1半加器由于不考慮低位進(jìn)位，所以半加器是一個(gè)兩輸入、兩輸出的組合邏輯電路，根據(jù)二進(jìn)制數(shù)相加的運(yùn)算規(guī)則，可得半加器的功能表，如表13–4所示。其中A、B為加數(shù)，S為本位和，C為進(jìn)位。表13-4

半加器功能表根據(jù)真值表，寫出半加器的邏輯表達(dá)式根據(jù)邏輯表達(dá)式畫出邏輯圖，半加器可由一個(gè)異或門和一個(gè)與門來實(shí)現(xiàn)，其邏輯電路圖和邏輯符號(hào)如圖13-8所示。=1&ABSC∑COSCAB

圖13-8

半加器a）邏輯電路圖b）邏輯符號(hào)a）b）第13章|

組合邏輯電路13.2加法器13.2.2全加器由于考慮低位進(jìn)位，所以全加器是一個(gè)三輸入、兩輸出的組合邏輯電路，根據(jù)二進(jìn)制數(shù)相加的運(yùn)算規(guī)則，可得全加器的功能表如表13-5所示。其中An、Bn

為加數(shù)、

Cn-1為低位進(jìn)位，Sn

為本位和，Cn為本位進(jìn)位。根據(jù)功能表，寫出全加器的邏輯表達(dá)式表13-5

全加器功能表根據(jù)邏輯式畫出邏輯圖，全加器可由兩個(gè)半加器和一個(gè)或門組成，其邏輯電路和邏輯符號(hào)如圖13–9所示?！艭OSnCn-1∑COAnBn≥1Cn∑COSnCnAnBnCn-1CI

圖13-9

全加器a）邏輯電路圖b）邏輯符號(hào)a）b）第13章|

組合邏輯電路13.2加法器【例13-4】用四個(gè)一位全加器組成四位全加器。

解：四個(gè)一位全加器連接為四位全加器，低位的輸出進(jìn)位端（CO）接高位的輸入進(jìn)位端（CI），最低位的輸入進(jìn)位端接地，如圖13-10所示。

A3

A2

A1

A0

+B3

B2

B1

B0

=C3

S3

S2

S1

S0設(shè)：A3

A2

A1

A0=1010、B3

B2

B1

B0=0110

1010+0110

1

0000、、、即：S3

S2

S1

S0=0000

C3=1輸出：C3

S3

S2

S1

S0=10000∑COS1A1B1C0CI∑COS3C3A3B3C2CI∑COS2A2B2C1CI∑COS0A0B0

CI

圖13-10

四位全加器第13章|

組合邏輯電路13.3編碼器用數(shù)字、文字或符號(hào)表示某一特定對(duì)象的過程稱為編碼，如身份證號(hào)碼、郵政編碼等。

為便于計(jì)算機(jī)處理，需要將特定的對(duì)象轉(zhuǎn)換為二進(jìn)制代碼（0

或1），能夠?qū)崿F(xiàn)編碼的電路稱為編碼器。13.3.1二進(jìn)制編碼器

圖13-11為二進(jìn)制編碼器的框圖，輸入為2n

個(gè)信號(hào)，輸出為n

位二進(jìn)制數(shù)。

如n

=2，輸入為I0~I3

四路信號(hào)，輸出用兩位二進(jìn)制數(shù)表示00~11四個(gè)狀態(tài)，稱為兩位二進(jìn)制編碼器（4線–2線編碼器）。如n

=3，輸入為I0~I7

八路信號(hào)，輸出用三位二進(jìn)制數(shù)表示000~111八個(gè)狀態(tài)，稱為三位二進(jìn)制編碼器（8

線–3

線編碼器）。如n

=4，輸入為I0~I15

十六路信號(hào)，輸出用四位二進(jìn)制數(shù)表示0000~1111十六個(gè)狀態(tài)，稱為四位二進(jìn)制編碼器（16線–4線編碼器）。1．二進(jìn)制代碼的位數(shù)二進(jìn)制編碼器???????n位二進(jìn)制數(shù)n個(gè)信號(hào)

圖13-11

二進(jìn)制編碼器第13章|

組合邏輯電路13.3編碼器2．三位二進(jìn)制編碼器（8線-3線編碼器）輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y00000000111100000010110000001001010000100010000010000011001000000100100000000110000000000表13–6三位二進(jìn)制編碼器功能表（1）功能輸入為I0~I7

八路（23）信號(hào)，輸出用三位二進(jìn)制數(shù)（n=3）表示000~111八個(gè)狀態(tài)，稱為三位二進(jìn)制編碼器。因有八路輸入、三路輸出，所以又稱為8

線–3

線編碼器，如圖13-12所示。當(dāng)

I0~I7

分別有效（1）時(shí)，輸出依次為000~111，如：

（2）

功能表

8線-3線編碼器的功能表表見表13-6所示，在同一時(shí)刻，I0~I7中只能有一個(gè)有效（為1），其他無效（為0）8線-3線編碼器

圖13-128線-3線編碼器邏輯符號(hào)第13章|

組合邏輯電路13.3編碼器（3）邏輯表達(dá)式根據(jù)編碼表分別寫出三個(gè)輸出端的邏輯表達(dá)式，并轉(zhuǎn)換為與非-與非式。（4）邏輯電路圖根據(jù)邏輯表達(dá)式畫出邏輯電路圖，如圖13-13所示。000000010000000001000110000000111

圖13-138線-3線編碼器邏輯圖第13章|

組合邏輯電路13.3編碼器13.3.2二-十進(jìn)制編碼器

1.位數(shù)

用二-十進(jìn)制代碼表示十進(jìn)制數(shù)，稱為二–十進(jìn)制編碼（BCD碼）。二-十進(jìn)制編碼器是將十進(jìn)制的10個(gè)數(shù)碼0～9編成二進(jìn)制代碼的電路。輸入為10路信號(hào)，輸出為對(duì)應(yīng)的四位二進(jìn)制代碼0000~1001。

二–十進(jìn)制編碼器是10輸入、4

輸出的組合電路，又稱10線-4線編碼器，邏輯符號(hào)見圖13-14所示。

2.功能表二-十進(jìn)制編碼器的功能表見表13-7所示，從表中看出，輸入S0~S9

為低電平有效（0有效），輸出DCBA為0000~1001十進(jìn)制數(shù)碼輸入輸出S0S1S2S3S4S

5S6S

7S8S9DCBA00111111111000011011111111000121101111111001031110111111001141111011111010051111101111010161111110111011071111111011011181111111101100091111111110100110線-4線編碼器0有效

圖13-1410線-4線編碼器邏輯符號(hào)表13–7二-十進(jìn)制編碼器功能表第13章|

組合邏輯電路13.3編碼器3.邏輯表達(dá)式根據(jù)編碼表分別寫出四個(gè)輸出端的邏輯表達(dá)式，并轉(zhuǎn)換為與非-與非式。因?yàn)檩斎攵?有效，同一時(shí)刻只有一路輸入為0，

所以寫邏輯表達(dá)式時(shí)，取輸入為0的反變量。4.邏輯電路圖圖13-15為根據(jù)邏輯式畫出的鍵控8421碼編碼器，10個(gè)按鍵分別S0~S1，按鍵閉合，Sn

接地（0）；按鍵松開，Sn接5V（1）。S：

標(biāo)志端，如果無按鍵按下（未編碼狀態(tài)），DCBA=0000，S=0

有按鍵按下（編碼狀態(tài)）時(shí)，S=1圖13–15鍵控8421（BCD）碼編碼器標(biāo)志位1111111111S0~S9

全為1未編碼狀態(tài)0000S=00111111111S0~S9

不全為1編碼狀態(tài)0000S=1第13章|

組合邏輯電路13.3編碼器13.3.3優(yōu)先編碼器當(dāng)編碼器同時(shí)存在多個(gè)輸入信號(hào)有效時(shí)，能夠按照規(guī)定的優(yōu)先級(jí)別進(jìn)行的邏輯電路稱為優(yōu)先編碼器。

優(yōu)先編碼器允許幾個(gè)信號(hào)同時(shí)輸入，但電路只對(duì)其中優(yōu)先級(jí)別最高的輸入信號(hào)編碼。

如圖13-16所示的4線–2線優(yōu)先編碼器，輸出I3~I0

高電平（1）有效，優(yōu)先級(jí)別為即I3的優(yōu)先級(jí)別最高、I2次之，I0最低。其功能表見表13-8所示。輸入輸出說明I0I1I2I3Y1Y0100000

I3I2I1=0，I0=1，Y1Y0=00×10001I3I2=0，I1=1，Y1Y0=01，I0

任意××1010I3=0，I2=1，Y1Y0=

10，I1

I0

任意×××111

I3=1，Y1Y0=

11，I2

I1

I0

任意例如，I3I2I1I0=1101，Y1Y0=11

I3I2I1I0

=0110，Y1Y0=10

I3I2I1I0

=0011，Y1Y0=01

I3I2I1I0=0001，Y1Y0=004線-2線優(yōu)先編碼器

圖13-16

4線-2線優(yōu)先編碼器表13-84線–2線優(yōu)先編碼器功能表第13章|

組合邏輯電路13.4譯碼器譯碼是編碼的逆過程，即將每一組二進(jìn)制代碼“翻譯”成一個(gè)相應(yīng)的輸出信號(hào)。實(shí)現(xiàn)譯碼功能的邏輯電路稱為譯碼器。

譯碼器按用途大致分為三類：一是二進(jìn)制譯碼器，又稱變量譯碼器，是用來表示輸入變量狀態(tài)的譯碼器；二是碼制變換譯碼器，常見的是把BCD碼轉(zhuǎn)換成十進(jìn)制數(shù)碼的譯碼器，簡(jiǎn)稱二–十進(jìn)制譯碼器。三是顯示譯碼器，是用來驅(qū)動(dòng)數(shù)碼管等顯示器件的譯碼器。13.4.1二進(jìn)制譯碼器與二進(jìn)制編碼器相反，二進(jìn)制譯碼器的輸入為n

位二進(jìn)制數(shù)，輸出為2n

個(gè)信號(hào)。圖13-17所示譯碼器，輸入為A、B兩位二進(jìn)制數(shù)，輸出為四路信號(hào)，所以稱為2線–4線譯碼器，相應(yīng)的二進(jìn)制譯碼器還有3線-8線譯碼器、4線–16線譯碼器。

1.根據(jù)邏輯圖寫出邏輯表達(dá)式1BA&&&&1

圖13-17

2線-4線譯碼器第13章|

組合邏輯電路13.4譯碼器

2.根據(jù)邏輯表達(dá)式做出邏輯狀態(tài)表從邏輯電路、邏輯表達(dá)式和狀態(tài)表中可以看出，輸出為低電平有效（0有效），圖13-18為其邏輯符號(hào)，輸出加o表示0有效。2線-4線譯碼器0有效

圖13-18

2線-4線譯碼器邏輯符號(hào)表13-92線–4線譯碼器功能表

3.時(shí)序圖

根據(jù)輸入波形，畫出輸出波形，稱為時(shí)序圖。見圖13-19所示。BtAttttt

圖13-19

2線-4線譯碼器時(shí)序圖00011011第13章|

組合邏輯電路13.4譯碼器

4.集成譯碼器74LS138（3線-8線譯碼器）

圖13-203線-8線譯碼器74LS138引腳圖214313146571112910874LS1381516輸出0有效輸出輸入控制端圖13-20為3線-8線譯碼器（74LS138），其中：表13–1074LS138（3線-8線譯碼器）功能表第13章|

組合邏輯電路13.4譯碼器集成譯碼器74LS138（3線-8線譯碼器）的擴(kuò)展控制端的作用：用兩片3線–8線譯碼器組成4線-16線譯碼器，稱為擴(kuò)展，見圖13-21所示。

圖13-21

74LS138的擴(kuò)展1DCBA74LS138（2）74LS138（1）

四位輸入二進(jìn)制數(shù)DCBA，其中CBA

同時(shí)接（1）和（2），最高位D

分別接（1）和（2）的控制端；D=0時(shí)（1）工作、D=1時(shí)（2）工作，實(shí)現(xiàn)4線–16線譯碼。功能表見表13-11所示。表13–11兩片74LS138實(shí)現(xiàn)4線-16線譯碼器功能表【例13-5】圖13-21電路，如果DCBA分別為0011和1110時(shí)，說明芯片工作情況和輸出信號(hào)的狀態(tài)。解：DCBA

為0011時(shí)，芯片（1）工作，

DCBA

為1110時(shí)，芯片（2）工作，第13章|

組合邏輯電路13.4譯碼器13.4.2二–十進(jìn)制譯碼器與二-十進(jìn)制編碼器相反，二-十進(jìn)制譯碼器的輸入為四位二進(jìn)制數(shù)（0000~1001），輸出為十路信號(hào)。所以又稱為4線–10線譯碼器。圖13-22所示為集成4線-10線譯碼器74LS42，表13-12是其功能表，其中：

圖13-22

4線-10線譯碼器74LS42引腳圖214313146571112910874LS421516輸出0有效輸出0有效輸入表13–1274LS42（4線-10線譯碼器）功能表

圖13-23

數(shù)碼顯示器件a）半導(dǎo)體數(shù)碼管b）熒光數(shù)碼管c）液晶數(shù)碼管a）b）c）第13章|

組合邏輯電路13.4譯碼器13.4.3七段顯示譯碼器功能：將BCD碼（0000~1001）譯成驅(qū)動(dòng)7段數(shù)碼管的顯示代碼，顯示出相應(yīng)的十進(jìn)制數(shù)碼。

常見的顯示器件有半導(dǎo)體數(shù)碼管、液晶數(shù)碼管和熒光數(shù)碼管等，見圖13-23所示。1．半導(dǎo)體數(shù)碼管半導(dǎo)體數(shù)碼管顯示器（LED），基本結(jié)構(gòu)為7個(gè)發(fā)光二極管，又稱為7段數(shù)碼管，分別用a、b、c、d、e、f、g表示，選擇不同的字段發(fā)光，可顯示0～9十個(gè)數(shù)字，見圖13-24所示。例如：設(shè)發(fā)光二極管加高電平發(fā)光加顯示代碼abcdefg=1111110，相應(yīng)的字段發(fā)光，顯示“0”加顯示代碼abcdefg=1011001，相應(yīng)的字段發(fā)光，顯示“5”加顯示代碼abcdefg=1111111，相應(yīng)的字段發(fā)光，顯示“8”abcdefg

圖13-24

七段數(shù)碼管發(fā)光二極管第13章|

組合邏輯電路13.4譯碼器2.發(fā)光二極管的兩種接法發(fā)光二極管的正極又稱為陽(yáng)極，負(fù)極又稱為陰極，見圖13-25a所示。發(fā)光二極管有兩種接法：（1）將所有陰極連接并接地，陽(yáng)極接高電平（1）者發(fā)光，稱為共陰極接法。如圖13-25b所示（2）將所有陽(yáng)極連接并電源，陰極接低電平（0）者發(fā)光，稱為共陽(yáng)極接法。如圖13-25c所示【例13-6】如果共陰極和共陽(yáng)極數(shù)碼管接相同的顯示代碼：abcdefg=0110000，各顯示什么符號(hào)？解：根據(jù)圖13-24數(shù)碼管發(fā)光二極管的排列，共陰極接法是，高電平發(fā)光，即bc發(fā)光，顯示數(shù)字“1”；對(duì)于共陽(yáng)極接法，低電平發(fā)光，即adefg發(fā)光，顯示英文字母“E”

圖13-25

發(fā)光二極管a）陽(yáng)極和陰極b）共陰極接法c）共陽(yáng)極接法陽(yáng)極陰極a）b）c）第13章|

組合邏輯電路13.4譯碼器3.七段顯示譯碼器七段顯示譯碼器有四位輸入A3

A2

A1

A0（0000~1001），輸出端為七位顯示代碼（abcdegf），所以又稱4線-7線顯示譯碼器，其邏輯符號(hào)見圖13-26所示，輸出為高電平有效，對(duì)應(yīng)于共陰極數(shù)碼管。

圖13-26

七段顯示譯碼器七段顯示譯碼器根據(jù)數(shù)碼管中發(fā)光二極管的排列，七段顯示譯碼器的功能表如表13-13所示。輸入輸出顯示A3A2A1A0abcdefg00001111110000101100000010110110100111111001010001100110101101101101101011111011111100001000111111110011111011表13–13七段顯示譯碼器功能表由表13–11可以看出，這種七段顯示譯碼器的輸出為高電平有效，對(duì)應(yīng)于共陰極數(shù)碼管。

對(duì)應(yīng)于共陽(yáng)極數(shù)碼管的7段顯示譯碼器，需要輸出0有效，其邏輯功能表與表13–11相反，即將輸出狀態(tài)中的1和0對(duì)換。根據(jù)表13–11分別a~g的邏輯表達(dá)式，即可畫出七段顯示譯碼器的原理電路（略）第13章|

組合邏輯電路13.4譯碼器4.集成顯示譯碼器（74LS47/74LS48）常用的集成七段顯示譯碼器有74LS47，輸出為低電平有效，對(duì)應(yīng)于共陽(yáng)極數(shù)碼管；74LS48，輸出高電平有效，對(duì)應(yīng)于共陰極數(shù)碼管，兩者引腳排列，其他功能相同。圖13-27為74LS48的外形和引腳圖。

圖13-27

七段顯示譯碼器74LS48引腳圖214313146571112910874LS481516輸出1

有效輸入控制端輸入A3A2A1A0---輸入端abcdefg---輸出端控制端的作用：說明：（1）測(cè)試輸入，外加0時(shí)，顯示8，測(cè)試各發(fā)光二極管是否完好。（2）滅零輸入：外加0時(shí)，即使A3A2A1A0=0000，也不顯示0，用于多位數(shù)字顯示中，整數(shù)部分最高位和小數(shù)部分最低位不顯示0。（3）滅燈輸入/滅零輸出：外加0時(shí)，無任何顯示；有滅0輸入時(shí)，輸出0。用于兩位數(shù)之間的連接，如最高位滅0時(shí)，發(fā)出信號(hào)，次高位也不顯示0。第13章|

組合邏輯電路13.4譯碼器【例13-7】分析圖13-28所示多位譯碼顯示電路的工作原理

解：這是一個(gè)6位譯碼顯示電路，其中整數(shù)部分和小數(shù)部分各3位，圖中顯示205.803。滅零滅零如最高位為零下一位也滅零如最低位為零上一位也滅零74LS4874LS4874LS4874LS4874LS4874LS48111111

圖13-28

例13-7

多位譯碼顯示電路（1）整數(shù)最高位和小數(shù)最低位不顯示0，例如：計(jì)算結(jié)果021.230時(shí)，顯示21.23，

所以該譯碼器滅零輸入端接地。（2）如果整數(shù)最高位滅零，滅零輸出端接整數(shù)下一位滅零輸入端，使該位也不顯示0。同理，如果小數(shù)最低位滅零，滅零輸出端接小數(shù)上一位滅零輸入端，使該位也不顯示0。例如：

計(jì)算結(jié)果為002.500

時(shí)，顯示2.5

（3）整數(shù)最低位和小數(shù)最高位不滅0，例如：計(jì)算結(jié)果為000.300

或004.000

時(shí)，分別顯示0.3

和4.0

第13章|組合邏輯電路

|

本章小結(jié)1．理解組合邏輯電路的定義，由門電路組成，其輸出狀態(tài)只取決于同一時(shí)刻的輸入狀態(tài)，而與電路的原狀態(tài)無關(guān)，即無記憶功能。2．分析組合邏輯電路的目的是確定它的功能，即根據(jù)給定的邏輯電路，通過邏輯式、功能表，找出輸入和輸出信號(hào)之間的邏輯關(guān)系。3．用邏輯門電路設(shè)計(jì)組合邏輯電路的步驟中，關(guān)鍵的一步是由實(shí)際問題列出真值表，然后寫出表達(dá)式，畫出邏輯電路圖。若邏輯功能比較簡(jiǎn)單，也可以分析輸入和輸出之間的邏輯規(guī)律，直接寫出表達(dá)式。4．掌握常用的具有特定功能組合邏輯單元電路，包括加法器、編碼器、譯碼器的工作原理、邏輯功能和應(yīng)用，熟悉相應(yīng)的集成組件的型號(hào)及使用方法，只有熟悉它們的邏輯功能，才能靈活應(yīng)用。

真值表（功能表）是分析和應(yīng)用各種邏輯電路的重要依據(jù)，同時(shí)分析和應(yīng)用各種邏輯電路還要運(yùn)用邏輯代數(shù)這一重要的數(shù)學(xué)工具。第14章時(shí)序邏輯電路14.1觸發(fā)器14.2寄存器14.3計(jì)數(shù)器時(shí)序邏輯電路

本章介紹時(shí)序邏輯電路的定義，構(gòu)成時(shí)序電路基本單元的觸發(fā)器、包括RS觸發(fā)器、D觸發(fā)器和JK觸發(fā)器的基本功能、觸發(fā)方式。觸發(fā)器組成寄存器和計(jì)數(shù)器兩種主要的時(shí)序邏輯電路，需要熟悉寄存器的功能、并行和串行輸入方式。計(jì)數(shù)器的功能和分類，計(jì)數(shù)器原理電路的功能分析，集成計(jì)數(shù)器的應(yīng)用。&&第14章|

時(shí)序邏輯電路

概述

組合邏輯電路和時(shí)序邏輯電路是數(shù)字邏輯電路中的兩大類電路，組合邏輯電路和時(shí)序邏輯電路的區(qū)別見圖14-1所示。其中組合邏輯電路的基本單元是門電路，其輸出變量狀態(tài)（F）僅與當(dāng)時(shí)的輸入變量（A、B）有關(guān)，不具有記憶功能，即：

時(shí)序邏輯電路的基本單元是觸發(fā)器，其輸出變量（Q）下一個(gè)狀態(tài)（Qn+1，又稱次態(tài)）不僅與當(dāng)前輸入變量（A、B）有關(guān)，還與輸出變量當(dāng)前的狀態(tài)（

Qn

、又稱現(xiàn)態(tài)）有關(guān)，所以具有記憶功能，即：

組合邏輯電路AB

圖14-1

組合邏輯電路和時(shí)序邏輯電路

時(shí)序邏輯電路AB第14章|

時(shí)序邏輯電路14.1觸發(fā)器

觸發(fā)器由門電路組成，有兩個(gè)輸出穩(wěn)定狀態(tài)。在觸發(fā)信號(hào)作用下，輸出狀態(tài)可以改變，觸發(fā)信號(hào)消失后，輸出狀態(tài)可以保持，所以。觸發(fā)器是具有記憶功能的器件。

常用的觸發(fā)器有基本RS

觸發(fā)器、鐘控RS

觸發(fā)器、JK

觸發(fā)器和D

觸發(fā)器。14.1.1基本RS

觸發(fā)器

圖14-2所示為基本RS觸發(fā)器，由兩個(gè)與非門交叉連接而成，其中S為置1端（置位端）、R

為置0端（復(fù)位端、清零端）；有狀態(tài)相反的兩個(gè)輸出00禁止1101置11010置00111保持

兩個(gè)觸發(fā)端為低電平有效（0

有效），表示為

基本RS觸發(fā)器功能見下表0010100011保持&&a）

圖14-2

基本RS觸發(fā)器a）原理電路b）邏輯符號(hào)b）表14-1基本RS觸發(fā)器功能表

第14章|

時(shí)序邏輯電路14.1觸發(fā)器

14.1.2鐘控RS

觸發(fā)器

在時(shí)鐘脈沖（CP）控制下工作的觸發(fā)器稱為鐘控觸發(fā)器，圖14-3所示電路，在基本RS觸發(fā)器（G1和G2）的前面一級(jí)控制電路（G3和

G4），其觸發(fā)端R

和S在時(shí)鐘脈沖（CP）控制下，通過G3和

G4的輸出控制后面的基本RS

觸發(fā)器。

a）&&&&CP

當(dāng)

CP=0時(shí)，無論S

和R

取何值，G3和G4的輸出都為1，

觸發(fā)器輸出不變。

當(dāng)

CP=1時(shí)，G3和G4的輸出為：

圖14-3

鐘控RS觸發(fā)器a）原理電路b）邏輯符號(hào)b）

CP

S

為置1端、R

為置0端，高電平有效（1有效），其功能見下表

CPSR0任意保持100保持1010111001111表14-2鐘控RS觸發(fā)器功能表

第14章|

時(shí)序邏輯電路14.1觸發(fā)器

反映輸入端（S、R）、現(xiàn)態(tài)（Qn）與次態(tài)（Qn+1）的關(guān)系表格稱為狀態(tài)表，鐘控RS觸發(fā)器的狀態(tài)表見表14-3所示。

表14-3鐘控RS觸發(fā)器狀態(tài)表

RSQn000010010010001101000110101110111111保持置1置0禁止并項(xiàng)法吸收律根據(jù)狀態(tài)表，寫出鐘控RS觸發(fā)器的特征方程

【例14-1】設(shè)鐘控

RS

觸發(fā)器輸入

RS=01，

CP

觸發(fā)前輸出端

Qn

的狀態(tài)為

1，寫出時(shí)鐘脈沖觸發(fā)后（CP=1時(shí)），觸發(fā)器輸出端的狀態(tài)（Qn+1）。

將觸發(fā)信號(hào)（RS）和現(xiàn)態(tài)（Qn）代入特征方程，可以得到觸發(fā)器輸出的次態(tài)（Qn+1）。第14章|

時(shí)序邏輯電路14.1觸發(fā)器

&&CP控制電路同步置1同步置0a）&&基本RS觸發(fā)器異步置0異步置1

圖14-4

帶有異步控制端的鐘控RS觸發(fā)器a）原理電路b）邏輯符號(hào)b）

CP帶有異步置1、置0

功能的鐘控RS觸發(fā)器圖14-4a電路中，基本RS觸發(fā)器保留了異步置1端和異步置0端，不受時(shí)鐘信號(hào)控制，低電平有效，正常工作時(shí)應(yīng)接高電平。

S為同步置1端、R為同步置0端，受時(shí)鐘信號(hào)控制，高電平有效。該觸發(fā)器稱為帶有異步置1、異步置0功能的鐘控RS觸發(fā)器，圖14-4b為其邏輯符號(hào)，表14-4為其功能表。

說明00XXX11兩異步端同時(shí)有效，禁止?fàn)顟B(tài)01XXX01異步置0（異步清零、異步復(fù)位）10XXX10異步置1（異步置位）110XX保持異步端為1，正常工作。CP=0，輸出狀態(tài)保持100保持兩同步端RS=00，同時(shí)無效，保持10110置1端

S=1有效，同步置1（同步置位）11001置0端

R=1有效，同步置0（同步復(fù)位）11111兩同步端RS=11，同時(shí)有效，禁止?fàn)顟B(tài)表14-4帶有異步控制端的鐘控RS觸發(fā)器功能表（表中X

表示任意狀態(tài)）

第14章|

時(shí)序邏輯電路14.1觸發(fā)器

【例14-2】有異步控制端的鐘控

RS

觸發(fā)器，根據(jù)圖14-5所示的時(shí)鐘信號(hào)、觸發(fā)信號(hào)，畫出輸出波形。異步置0初始為000保持01同步置100保持10同步置0、保持00保持01同步置1、保持10同步置0異步置1

圖14-5

例14-2

時(shí)鐘和輸入、輸出波形

第14章|

時(shí)序邏輯電路14.1觸發(fā)器

14.1.3D

觸發(fā)器

D觸發(fā)器

1.原理電路

為避免鐘控RS觸發(fā)器中RS

同時(shí)為1的禁止?fàn)顟B(tài)，在S、R

之間加一個(gè)非門，輸入端用D表示，稱為D

觸發(fā)器，圖14-6a

為原理電路，圖14-6b

為其邏輯符號(hào)。1&&&&a）

圖14-6

帶異步控制端的D觸發(fā)器a）原理電路b）邏輯符號(hào)b）

CPCPDQ說明0X保持CP=0無效100置0111置1表14-5

D觸發(fā)器功能表

表14-6

D觸發(fā)器狀態(tài)表

DQnQn+1000010101111根據(jù)狀態(tài)轉(zhuǎn)移表寫出特征方程：D=0時(shí)，RS=01，置0狀態(tài)；D=1時(shí)：RS=10置1狀態(tài)。所以，

D觸發(fā)器只有置0、置1兩種工作狀態(tài)。D

觸發(fā)器的功能表見表14-5所示，狀態(tài)表見表14-6所示。第14章|

時(shí)序邏輯電路14.1觸發(fā)器

2.觸發(fā)方式

（1）電平觸發(fā)

在時(shí)鐘脈沖（CP）高電平或低電平期間有效，見圖14-7a所示。CP端無o表示高電平有效、有o表示低電平有效。

（2）邊沿觸發(fā)

時(shí)鐘脈沖（CP）上升沿和下降沿統(tǒng)稱邊沿，邊沿觸發(fā)即上升沿或下降沿瞬間有效，用△表示邊沿型觸發(fā)，見圖14-7b所示。CP端無

o表示上升沿有效、有o表示下降沿有效。a）

CP1高電平有效0低電平有效

圖14-7

時(shí)鐘脈沖的觸發(fā)方式a）電平觸發(fā)b）邊沿觸發(fā)b）

CP邊沿型下降沿有效上升沿有效

（3）兩種觸發(fā)方式的比較電平觸發(fā)方式：每個(gè)CP信號(hào)在有效期間，輸出（Q）會(huì)隨著輸入信號(hào)（如D）的變化而多次變化，用于計(jì)數(shù)等電路中會(huì)產(chǎn)生錯(cuò)誤輸出。

邊沿觸發(fā)方式：每個(gè)CP信號(hào)在上升或下降有效瞬間，輸出（Q）只會(huì)變化一次，抗干擾能力強(qiáng)，適用于計(jì)數(shù)等時(shí)序電路。CP=1期間，主觸發(fā)器工作，接受D

數(shù)據(jù)。第14章|

時(shí)序邏輯電路14.1觸發(fā)器

3.主從結(jié)構(gòu)

（1）下降沿觸發(fā)的D觸發(fā)器圖14-8a所示電路中，前面的D

觸發(fā)器稱為主觸發(fā)器，后接鐘控RS觸發(fā)器為從觸發(fā)器，兩個(gè)觸發(fā)器都是高電平觸發(fā)方式。主觸發(fā)器

CP1在CP為高電平期間，主觸發(fā)器工作，根據(jù)D觸發(fā)器的特征方程在CP下降瞬間，從觸發(fā)器工作，根據(jù)鐘控RS

觸發(fā)器的特征方程結(jié)論：CP=1期間輸入（D）即使多次變化，輸出（Q）只在CP下降瞬間動(dòng)作，所以主從結(jié)構(gòu)的D觸發(fā)器實(shí)際是下降沿觸發(fā)的邊沿型觸發(fā)器，圖14-8c為其邏輯符號(hào)。

在一個(gè)CP

周期內(nèi)，觸發(fā)器只能變化一次，避免了多次變化的問題。

觸發(fā)方式見圖14-8b所示CP下降瞬間，從觸發(fā)器工作，輸出動(dòng)作。主從結(jié)構(gòu)D觸發(fā)器a）

圖14-8

主從結(jié)構(gòu)D觸發(fā)器a）原理電路b）觸發(fā)方式c）邏輯符號(hào)CPb）CPc）從觸發(fā)器

第14章|

時(shí)序邏輯電路14.1觸發(fā)器

（2）上升沿觸發(fā)的D觸發(fā)器圖14-8a所示下降沿觸發(fā)的

D觸發(fā)器中，在CP端增加一個(gè)非門，即構(gòu)成上升沿觸發(fā)的D

觸發(fā)器，如圖14-9a所示。主從結(jié)構(gòu)D觸發(fā)器a）

圖14-9

上升沿觸發(fā)的D觸發(fā)器a）原理電路b）邏輯符號(hào)CPb）主觸發(fā)器

CP11在CP為低電平期間，主觸發(fā)器工作，主觸發(fā)器接受D

數(shù)據(jù)，輸出R、SCP上升瞬間，從觸發(fā)器工作，根據(jù)R、S的狀態(tài)，決定Q的狀態(tài)（置0或置1）。結(jié)論：CP=0期間輸入（D）即使多次變化，輸出（Q）只在CP上升瞬間動(dòng)作，所以實(shí)際是上升沿觸發(fā)的邊沿型觸發(fā)器，圖14-9b

為其邏輯符號(hào)。在一個(gè)CP

周期內(nèi)，觸發(fā)器只能變化一次，避免了多次變化的問題。

從觸發(fā)器

CP=1CP=1D=0置0CP=1D=1置1第14章|

時(shí)序邏輯電路14.1觸發(fā)器

【例14-3】圖14-10所示為高電平觸發(fā)的D

觸發(fā)器，圖14-11為輸入和時(shí)鐘信號(hào)，對(duì)應(yīng)畫出輸出波形。

圖14-10

高電平觸發(fā)的D觸發(fā)器

CP異步置0初始為0保持保持CP=1期間D

多次變化

圖14-11

例14-3

輸入、輸出和時(shí)鐘波形。

Q也多次變化CP=1期間D

多次變化CP=1第14章|

時(shí)序邏輯電路14.1觸發(fā)器

【例14-4】圖14-12所示為下降沿觸發(fā)的D

觸發(fā)器，圖14-13為與例14-3相同的輸入和時(shí)鐘信號(hào)，對(duì)應(yīng)畫出輸出波形。保持初始為0置1、保持保持

圖14-13

例14-4

輸入、輸出和時(shí)鐘波形。

圖14-12

下降沿觸發(fā)的D觸發(fā)器

CPQ

變化1次異步清零第14章|

時(shí)序邏輯電路14.1觸發(fā)器

【例14-5】圖14-14所示為上升沿觸發(fā)的D

觸發(fā)器，異步置0

端和異步置1端已接高電平。其中：圖14-15為時(shí)鐘信號(hào)，設(shè)初始Q=0，分析其工作過程，畫出輸出波形。

圖14-14

上升沿觸發(fā)的D觸發(fā)器

CP

解：根據(jù)D觸發(fā)器的特征方程輸出的次態(tài)（Qn+1）是當(dāng)前狀態(tài)（

Qn）的“非”，即每個(gè)CP上升時(shí)，Q

變化一次（翻轉(zhuǎn)一次），稱為計(jì)數(shù)型。根據(jù)時(shí)鐘信號(hào)，畫出輸出波形，如圖14-15所示。

圖14-15

例14-5時(shí)鐘輸入和輸出波形。

第14章|

時(shí)序邏輯電路14.1觸發(fā)器

14.1.4JK

觸發(fā)器

CP

圖14-16

下降沿觸發(fā)的JK觸發(fā)器

圖14-16為JK

觸發(fā)器，其特點(diǎn)是（1）兩個(gè)輸入端，其中J為置1端、

K為置0

端，高電平有效。（2）

邊沿型觸發(fā)器，時(shí)鐘脈沖（CP）下降有效。（3）允許兩個(gè)輸入端同時(shí)有效，當(dāng)JK=11時(shí)，觸發(fā)器翻轉(zhuǎn)，即”計(jì)數(shù)狀態(tài)”。1.

符號(hào)與特點(diǎn)2.

功能表和狀態(tài)轉(zhuǎn)移表CPJKQn+1功能說明↓00QnJK=00

均無效，保持↓010K=1，置0

↓

01J=1，置1

↓11JK=11

均有效，計(jì)數(shù)其他XXQnCP非↓狀態(tài)，保持表14-6

JK觸發(fā)器功能表

表14-7

JK觸發(fā)器狀態(tài)表

JKQnQn+1功能0000保持00110100置001101001置110111101計(jì)數(shù)翻轉(zhuǎn)1110JK觸發(fā)器的功能表見表14-6，狀態(tài)轉(zhuǎn)移表見表14-7。根據(jù)狀態(tài)轉(zhuǎn)移表寫出特征方程第14章|

時(shí)序邏輯電路14.1觸發(fā)器

【例14-5】圖14-17各觸發(fā)器，哪種連接方式可以實(shí)現(xiàn)計(jì)數(shù)功能？設(shè)各觸發(fā)器輸出Q

的初始狀態(tài)為0，在CP作用下畫出Q

變化的波形。5VCP

圖14-17

例14-5

觸發(fā)器

CPCPCP

a）b）c）d）

解：圖a電路，Q

與J

連接，K

懸空相當(dāng)于1，特征方程為圖b電路，與K

連接，J

懸空相當(dāng)于1，特征方程為圖c電路，與J

連接，K懸空相當(dāng)于1，特征方程為圖d電路，JK=11，特征方程為

圖14-18

例14-5

波形圖

設(shè)圖a~d輸出依次為QA~QD，各輸出初始狀態(tài)為0，在CP信號(hào)觸發(fā)下，各輸出信號(hào)的波形如圖14-18所示。第14章|

時(shí)序邏輯電路14.2寄存器寄存器是由觸發(fā)器組成的時(shí)序邏輯電路之一，用于暫時(shí)存放運(yùn)算數(shù)據(jù)和結(jié)果，一個(gè)觸發(fā)器可以存放一位二進(jìn)制數(shù)，寄存N

位二進(jìn)制數(shù)，需要N個(gè)觸發(fā)器。

根據(jù)存放數(shù)碼的方式，分為并行和串行兩種。

（1）并行輸入：各位數(shù)碼從對(duì)應(yīng)的觸發(fā)器輸入端同時(shí)存入寄存器中，見圖14-19所示，四位寄存器的并行輸入方式。（2）串行輸入：各位數(shù)碼從一端依次存入寄存器中，見圖14-19

所示，四位寄存器的串行輸入方式，可從兩端輸入，分為右移和左移兩種方式。1101并行輸入1101串行輸入右移1101串行輸入左移四位寄存器

圖14-19

寄存器的輸入方式

寄存器概述

第14章|

時(shí)序邏輯電路14.2寄存器

14.2.1并行輸入寄存器

CPD3D2D1D0

圖14-20

四位并行輸入寄存器

Q3Q2Q1Q0圖14-20為四位并行輸入寄存器，由四個(gè)上升沿觸發(fā)的D

觸發(fā)器組成，其工作過程為：待寄存的四位數(shù)碼加到D3

~

D0

端，

如D3

D2

D1

D0=1101。時(shí)鐘脈沖CP加正脈沖，根據(jù)D觸發(fā)器的特征方程，Q=D，即Q3

Q2

Q1

Q0=D3

D2

D1

D0=1101，寄存完成。

11011101四個(gè)D

觸發(fā)器異步置0端（）加負(fù)脈沖，四位觸發(fā)器的輸出Q3

Q2

Q1

Q0=0000，即工作前先清零。0

0

0

0第14章|

時(shí)序邏輯電路14.2寄存器

14.2.2串行輸入寄存器

圖14-21為四位串行輸入寄存器，由四個(gè)下降沿觸發(fā)的D

觸發(fā)器組成，其工作過程為：CP

圖14-21

四位串行輸入寄存器

D

觸發(fā)器異步置0端（）加負(fù)脈沖，四位觸發(fā)器的輸出Q3

Q2

Q1

Q0=0000，即工作前先清零。待寄存的四位數(shù)碼加到右移輸入端（

X

），如存入D3

D2

D1

D0=1101，在CP作用下，依次串行輸入，同時(shí)每個(gè)寄存器輸出數(shù)碼右移，四個(gè)CP后，輸出Q3

Q2

Q1

Q0=1101，寄存完成。

四位串行輸入寄存器的功能表見表14-8所示。1101CPQ3Q2Q1Q0功能說明↓X0000異步清零1↓1000右移1位1↓0100右移

2位1↓1010右移

3位1↓1101右移

4位

表14-8

四位串行輸入寄存器功能表

00001000010010101101第14章|

時(shí)序邏輯電路14.2寄存器

14.2.3集成移位寄存器應(yīng)用

74LS194是一種功能齊全，應(yīng)用廣泛的移位寄存器，具有左移、右移和并行輸入等各種輸入方式，以及異步清零等多種功能。其外形和引腳、邏輯符號(hào)見圖14-22所示。在S1S2

控制下，移位寄存器分別選擇左移、右移、并行輸入等工作方式，其功能表見表14-9所示。CPS1S0QDQC

QB

QA功能說明0XXX0000異步清零1↑00QDQC

QB

QA保持1↑01SRQDQC

QB

右移1↑10QC

QB

QASL左移1↑1DCBA并行輸入表14-9

74LS194移位寄存器功能表

圖14-22

74LS194集成移位寄存器a）邏輯符號(hào)b）外引線圖74LS19421431516131465871112910b）74LS194a）并行輸入方式選擇電源右移輸入左移輸入并行輸入地第14章|

時(shí)序邏輯電路14.2寄存器

14.2.3集成移位寄存器應(yīng)用

【例14-6】74LS194應(yīng)用電路見圖14-23所示，QA接SR，DCBA=0100，根據(jù)圖14-24中清零、CP、S1S0

等信號(hào)波形，分析寄存器的工作過程，畫出輸出波形。74LS194

圖14-23

例14-6

電路圖

0100并行輸入00

解：初始，清零端為0，輸出QD

QC

QB

QA=0000

S1S0=00：CP1

↑時(shí)并行輸入，QD

QC

QB

QA=DCBA=0100

S1S0=01：CP2↑時(shí)右移，QD

QC

QB

QA=0010

CP3↑時(shí)右移，QD

QC

QB

QA=0001

CP4↑時(shí)右移，QD

QC

QB

QA=1000

CP5↑時(shí)右移，QD

QC

QB

QA=0100右移輸入01右移

圖14-24

例14-6

波形圖

1234500000000清零0100并行輸入0010右移0001右移1000右移0100右移第14章|

時(shí)序邏輯電路14.3計(jì)數(shù)器

1.加法計(jì)數(shù)和減法計(jì)數(shù)輸入一個(gè)脈沖增加一位數(shù)，稱為加法計(jì)數(shù)，見圖14-25所示。

輸入一個(gè)脈沖減小一位數(shù)，稱為減法技術(shù)，見圖14-25所示。計(jì)數(shù)器是常用的時(shí)序邏輯電路，可以累積輸入脈沖的個(gè)數(shù)，用二進(jìn)制數(shù)表示。按照不同的分類方法，計(jì)數(shù)器有以下幾種。

計(jì)數(shù)器概述

00011011加法計(jì)數(shù)11100100減法計(jì)數(shù)

2.計(jì)數(shù)長(zhǎng)度（進(jìn)制）

N

個(gè)脈沖，計(jì)數(shù)完成一次循環(huán)，稱為N

進(jìn)制計(jì)數(shù)器，或稱計(jì)數(shù)長(zhǎng)度為N如圖14-25所示計(jì)數(shù)器，輸入四個(gè)CP，輸出完成一次循環(huán)（00→01→10→11），稱為四進(jìn)制加法計(jì)數(shù)或四進(jìn)制減法計(jì)數(shù)。計(jì)數(shù)器CP

圖14-25

加法計(jì)數(shù)和減法計(jì)數(shù)

3.同步計(jì)數(shù)和異步計(jì)數(shù)

組成計(jì)數(shù)器的各個(gè)觸發(fā)器有統(tǒng)一的時(shí)鐘信號(hào)（CP），稱為同步計(jì)數(shù)器。如果各觸發(fā)器沒有統(tǒng)一的時(shí)鐘信號(hào)，則成為異步計(jì)數(shù)器，見圖14-26所示。

圖14-26

同步計(jì)數(shù)器和異步計(jì)數(shù)器

CP同步計(jì)數(shù)異步計(jì)數(shù)第14章|

時(shí)序邏輯電路14.3計(jì)數(shù)器14.3.1異步二進(jìn)制加法計(jì)數(shù)器

圖14-27

為三個(gè)D觸發(fā)器組成的異步計(jì)數(shù)器，其中D

觸發(fā)器的狀態(tài)方程為由于每個(gè)D

觸發(fā)器均構(gòu)成計(jì)數(shù)型，三位二進(jìn)制計(jì)數(shù)相當(dāng)于23=8，即八進(jìn)制計(jì)數(shù)器，計(jì)數(shù)范圍為000~111。

CP每上升一次，Q0就變化一次；

Q0每下降一次，Q1

就變化一次；Q1

每下降一次，Q2

就變化一次。

根據(jù)上述分析，畫出波形圖（時(shí)序圖），見圖14-28所示。

12345678

圖14-28

三位二進(jìn)制加法計(jì)數(shù)器時(shí)序圖

觀察時(shí)序圖中Q2Q1Q0

的狀態(tài)，畫出狀態(tài)圖，見圖14-29所示。000001010011100101110111

圖14-29

三位二進(jìn)制加法計(jì)數(shù)器狀態(tài)圖

CP

圖14-27

三位二進(jìn)制異步加法計(jì)數(shù)器

第14章|

時(shí)序邏輯電路14.3計(jì)數(shù)器14.3.2同步二進(jìn)制加法計(jì)數(shù)器

圖14-30

為三個(gè)JK觸發(fā)器組成的同步時(shí)序電路，分析步驟如下：（1）寫出觸發(fā)器的特征方程（JK觸發(fā)器）（2）寫出各觸發(fā)器的輸入方程（JK=？）（3）將輸入方程代入特征方程，寫出各觸發(fā)器的狀態(tài)方程（4）將觸發(fā)器的各個(gè)現(xiàn)態(tài)（Qn）分別代入狀態(tài)方程，求出其次態(tài)（Qn+1），填入狀態(tài)表中，見表14-10所示，分析其計(jì)數(shù)規(guī)律。

結(jié)論：三位二進(jìn)制同步加法計(jì)數(shù)器（八進(jìn)制加法計(jì)數(shù)器），其時(shí)序圖、狀態(tài)圖與異步計(jì)數(shù)器相同（圖14-28、圖14-29所示）Q2n

Q1n

Q0nQ2n+1

Q1n+1

Q0n+100000100101001001101110010010110111