DSP原理及應用-TMS320DM6437 課件 第1-3章 DSP概述、TMS320DM6437的硬件結(jié)構(gòu)、CETEK-DM6437-A綜合實驗系統(tǒng)

DSP原理及應用

第一章

緒論第一章

緒論

1.1數(shù)字信號處理概述1.2DSP芯片1.3DSP系統(tǒng)1.4實驗和程序?qū)嵗?.1數(shù)字信號處理概述1.1DSP（數(shù)字信號處理）簡介

算法研究數(shù)字信號處理的實現(xiàn)

1、利用X86處理器完成

2、利用通用微處理器3、利用可編程邏輯陣列（FPGA）

4、利用數(shù)字信號處理器

數(shù)字信號處理器是具有特定處理單元的、專門用于實時實現(xiàn)各種數(shù)字信號處理算法的微處理器。

1.2DSP芯片1.2.1.DSP芯片的發(fā)展概況1、第一階段：DSP的雛形階段（1980年前后）

20世紀70年代末第一個DSP芯片誕生。

1982年TI公司

第一款商用數(shù)字信號處理器。

單指令周期200∽250ns

2、第二階段：DSP的成熟階段（1990年前后）

20世紀80年代中期第二代CMOS工藝的DSP芯片TMS320C2x系列

隨后,第三代DSP芯片TMS320C30/C31/C32，

第四代DSP芯片TMS320C40/C44等

第五代DSP芯片TMS320C5000系列，

單指令周期為80-100ns。

3、第三階段：DSP的完善階段（2000年以后）

第六代DSP芯片TMS320C6000系列。當前運算速度最快

單指令周期可達10ns

左右

1.2DSP芯片1.2.1.DSP芯片的發(fā)展概況4、DSP的發(fā)展趨勢（1）DSP的內(nèi)核結(jié)構(gòu)將進步改善

（2）運算速度更快、運算精度更高、動態(tài)范圍更大（3）DSP與MPU、CPU的融合（4）DSP和SOC的融合（5）DSP和FPGA的融合（6）實時操作系統(tǒng)RTOS與DSP的結(jié)合（7）DSP的并行處理結(jié)構(gòu)（8）功耗越來越低（9）開發(fā)工具1.2.2.DSP芯片的特點（1）存儲器采用哈佛結(jié)構(gòu)微處理器的存儲器結(jié)構(gòu)主要有馮·諾依曼（VonNeumann）結(jié)構(gòu)和哈佛（Harvard）結(jié)構(gòu)兩類。

馮·諾依曼（VonNeumann）結(jié)構(gòu)，只有一個存儲器空間、一套地址總線和一套數(shù)據(jù)總線，程序和數(shù)據(jù)都存放到這個存儲器空間，且統(tǒng)一分配存儲地址。因此執(zhí)行運算時，處理器必須分時訪問程序和數(shù)據(jù)空間。

圖1-1馮·諾依曼1.2DSP芯片

哈佛（Harvard）結(jié)構(gòu)，程序存儲器和數(shù)據(jù)存儲器分開，每個存儲器都有獨立的地址總線和數(shù)據(jù)總線，可同時從程序存儲器取指令和從數(shù)據(jù)存儲器取操作數(shù)，從而實現(xiàn)并行工作，提高運算速度。圖1-2哈佛結(jié)構(gòu)1.2DSP芯片（2）多通路、多總線結(jié)構(gòu)

DSP芯片都采用多總線結(jié)構(gòu)，可同時進行取指令和多個數(shù)據(jù)存取操作，使CPU在一個機器周期內(nèi)可多次對程序空間和數(shù)據(jù)空間進行訪問，大大提高了DSP的運行速度1.2DSP芯片（3）流水線操作

流水線（Pipeline）操作是將指令的執(zhí)行分解為預取指（Prefetch）、取指（Fetch）、譯碼（Decode）、尋址（Access）、取數(shù)（Read）、執(zhí)行（Execute）等幾個階段。如圖所示。在TMS320C64x+DSP中，每個周期內(nèi)可執(zhí)行8條指令。圖1-3流水線操作示意圖1.2DSP芯片（4）獨立的硬件乘法累加單元

由于數(shù)字信號處理任務中，都包含有大量重復的乘法和累加操作，通用處理器的乘法運算使用軟件進行移位或加法來實現(xiàn)，需要若干個機器周期，而DSP處理器使用專門的硬件乘法器，并使用累加器來處理多個乘積的累加，即通過DSP指令集中的MAC指令實現(xiàn)單周期乘加運算，從而有效提高了數(shù)字信號處理的速度。（5）具有特殊的DSP指令1.2DSP芯片（6）獨立的DMA總線和控制器DSP處理器中設置了獨立的DMA總線和控制器，通過與CPU的程序總線和數(shù)據(jù)總線并行工作，使得在數(shù)據(jù)傳輸時不影響CPU及其總線的工作，從而提高數(shù)據(jù)吞吐率，加快信號處理速度，如TMS320C64x中使用了64個獨立通道的增強型DMA（EDMA）總線及控制器。1.2DSP芯片（7）硬件配置強新一代DSP芯片集成了眾多類型的硬件設備，包括定時器、串行口、并行口、主機接口（HPI）、DMA控制器、等待狀態(tài)發(fā)生器、中斷處理器、PLL時鐘產(chǎn)生器、JTAG標準測試接口、ROM、RAM及FLASH等，從而提高了DSP的處理速度、降低了系統(tǒng)功耗，簡化了接口設計、方便了多處理器擴展，非常適于嵌入式便攜數(shù)字設備應用。（8）支持多處理器結(jié)構(gòu)支持多處理器結(jié)構(gòu)，可以實現(xiàn)完成巨大運算量的多處理器系統(tǒng)，即將算法劃分給多個處理器，借助高速通信接口來實現(xiàn)計算任務并行處理的多處理器陣列1.2DSP芯片1.2.3.DSP的分類DSP芯片可以按照基礎特性（工作時鐘或指令類型）、用途、數(shù)據(jù)格式進行分類?；A特性（工作時鐘或指令類型）：靜態(tài)DSP：在一定時鐘頻率范圍內(nèi)的任何頻率上都能正常工作。一致性DSP：對于兩種或兩種以上DSP芯片，其指令集和相應機器代碼及管腳結(jié)構(gòu)相互兼容。用途：通用型DSP：可用指令編程的DSP芯片，通過編程可實現(xiàn)復雜的數(shù)字信號處理算法，具有較強處理能力。專用型DSP：為特定DSP運算而設計，針對某一應用算法，由內(nèi)部硬件電路實現(xiàn)，適于數(shù)字濾波、FFT、卷積等特殊運算。1.2DSP芯片數(shù)據(jù)格式：定點DSP：以定點數(shù)據(jù)格式工作，大多數(shù)定點DSP芯片采用16位定點運算。浮點DSP：以浮點數(shù)據(jù)格式工作，浮點格式包括自定義浮點格式和IEEE標準浮點格式。1.2DSP芯片數(shù)據(jù)格式：定點DSP：以定點數(shù)據(jù)格式工作，大多數(shù)定點DSP芯片采用16位定點運算。浮點DSP：以浮點數(shù)據(jù)格式工作，浮點格式包括自定義浮點格式和IEEE標準浮點格式。1.2DSP芯片1.2DSP芯片1.2.4TI公司的DSP芯片

1982年，TI推出TMS32010——第一款商用定點DSP，TMS320系列擁有多款16位和32位定點/浮點DSP，C1x、C2x、C2xx、C5x、C54x、C55x、C6x、C62x、C64x系列為定點DSP，C3x、C4x、C67x系列為浮點DSP，C8x系列為多處理器模式DSP。其每代定點/浮點DSP的源代碼均向上兼容。

TMS320系列DSP主要由三大支撐平臺構(gòu)成，包括：TMS320C2000（主要用于包括電機控制等的系統(tǒng)控制優(yōu)化領域）TMS320C5000（主要用于便攜式、低功耗消費電子產(chǎn)品）TMS320C6000（主要用于高速信號處理及高性能圖像、

視頻處理領域）1.2DSP芯片1.3.1DSP系統(tǒng)的構(gòu)成1.3實時DSP系統(tǒng)設計1.3.2

DSP系統(tǒng)的設計流程1.3實時DSP系統(tǒng)設計1.3.3

算法開發(fā)1.3.4

DSP芯片的選擇（1）速度（2）價格（3）硬件資源（4）運算精度（5）芯片的功耗1.3實時DSP系統(tǒng)設計1.3.5DSP技術的應用

（1）信號處理：濾波，F(xiàn)FT,（2）通信:調(diào)制解調(diào)，自適應濾波（3）語音：語音編碼，語音合成（4）圖形圖像：圖像增強，圖像處理，（5）軍事：雷達，制導（6）儀器儀表：頻譜分析，數(shù)據(jù)采集（7）自動控制：發(fā)動機控制（8）醫(yī)療工程：醫(yī)療設備（9）家用電器：音響，機頂盒（10）計算機1.3實時DSP系統(tǒng)設計（1）Matlab完成抽樣定理的驗證（2）使用ICETEK-DM6437實驗箱完成抽樣定理的驗證

參照實驗Lab0406-Nyquist指導書相關內(nèi)容完成實驗1.4實驗和程序?qū)嵗菊滦〗Y(jié)

本章作為DSP的緒論，對DSP基本知識、DSP芯片的特點及發(fā)展現(xiàn)狀和趨勢做了簡要介紹；然后比較詳細地介紹了DSP系統(tǒng)的基本特征和設計過程；最后對TI公司的DSP芯片進行了簡單的介紹。通過本章的學習，對數(shù)字信號處理數(shù)本知識、DSP芯片、DSP系統(tǒng)和DSP的產(chǎn)品有所熟悉和了解，為后續(xù)內(nèi)容的學習奠定一定的基礎。DSP原理及應用

第二章：TMS320DM6437的硬件結(jié)構(gòu)第二章TMS320DM6437的硬件結(jié)構(gòu)

2.1TMS320DM6437的基本結(jié)構(gòu)2.2TMS320DM6437CPU結(jié)構(gòu)2.3片內(nèi)存儲器及數(shù)據(jù)訪問2.4實驗和程序?qū)嵗齌MS320DM6437采用TMS320C64x+DSP內(nèi)核，32位定點處理器，工作頻率可達700MHz，處理速度最高可達5600MIPS。TMS320DM6437具有64個32位通用寄存器和8個獨立計算功能單元，這些功能單元包括2個用于存儲32位結(jié)果的乘法器和6個算術邏輯單元（ALU）。TMS320DM6437的內(nèi)核采用TI開發(fā)的第三代高性能支持超長指令字（VLIW）的VelociTI.2結(jié)構(gòu)。圖2-1TMS320DM6437DSP硬件結(jié)構(gòu)框圖TMS320DM6437采用2級Cache存儲結(jié)構(gòu)，片上有32KBRAM/Cache可配置的1級程序存儲器L1P，48KBRAM+32KBRAM/Cache可配置的1級數(shù)據(jù)存儲器L1D和128KBRAM/Cache可配置的2級程序/數(shù)據(jù)存儲器L2，存儲器體系結(jié)構(gòu)比較靈活。此外，TMS320DM6437還集成了片上ROMBootloader、兼容的JTAG接口、靈活的OSC/PLL時鐘發(fā)生器、獨立的節(jié)電模式等。

TMS320DM6437硬件結(jié)構(gòu)的另一特點是包含了一個視頻處理子系統(tǒng)（VPSS），它分為2部分：一部分是視頻處理前端輸入部分（VPFE），由CCD控制器、預覽器、柱狀顯示模塊、自動曝光/白平衡/聚焦模塊和縮放模塊組成，用于視頻采集；另一部分是視頻處理后端輸出部分（VPBE），由屏幕顯示設備和視頻編解碼組成，這增強了TMS320DM6437的視頻處理能力。

TMS320DM6437集成了豐富的片內(nèi)外設，包括以下4部分。（1）系統(tǒng)外設：包括2個64位通用定時器、1個64位看門狗定時器、3個脈沖寬度調(diào)制（PWM）和111個通用輸入/輸出引腳（GPIO），每個通用定時器可分別配置成2個獨立的32位定時器。（2）多種接口：包括多通道音頻串口（McASP）、2個多路緩沖串口（McBSP）、1個I2C總線接口、高端控制器局域網(wǎng)（CAN）控制器（HECC）及2個通用異步收發(fā)器（UART）接口。（3）連接器：包括1個外圍設備互連接口（PCI）（33MHz）、4個收發(fā)VLYNQ（FPGA）接口、10/100Mbps以太網(wǎng)媒體存取控制器（EMAC）及1個可編程的16位主機接口（HPI）。（4）外部存儲器接口：包括1個用于32位DDR2SDRAM高速存儲控制器接口，具有256MB尋址空間，1個8位異步外部存儲器接口（EMIFA），具有64MB尋址空間，如與NORFlash或NANDFlash存儲器相連，用于低速率的存儲器或外部設備接口。CPU的組成

TMS320DM6437的CPU主要包括以下幾個部分●程序取指單元；●指令分配單元；●指令譯碼單元；●2個數(shù)據(jù)通路A和B●64個32位寄存器；●控制寄存器組；●控制邏輯、測試、仿真及中斷邏輯。

圖2-2TMS320DM6437的CPU結(jié)構(gòu)2.2.1.CPU通用寄存器組每個通用寄存器組包含32個32位寄存器，如下表所示，這些寄存器可用于數(shù)據(jù)、數(shù)據(jù)地址指針或狀態(tài)寄存器。

表2-1控制寄存器組個字段功能通用寄存器組支持數(shù)據(jù)范圍大小從封裝的（packed）8位到64位定點，其值大于32位的，如40位和64位，被存儲到寄存器對中，即低32位數(shù)據(jù)存放到偶數(shù)序列寄存器中、剩余的高8位或高32位存放到緊挨的下一個奇數(shù)序列寄存器中。寄存器名間的冒號表示寄存器對，奇數(shù)序列的寄存器首先被指定。

下圖顯示了40位長數(shù)據(jù)的寄存器存儲方法，一個長整型數(shù)輸入的操作將忽略奇寄存器中的高24位，即奇寄存器中的高24位自動補0，偶寄存器以操作碼方式進行編碼。圖2-340位數(shù)據(jù)在寄存器對中的存儲方法2.2.2TMS320DM6437CPU控制寄存器組1、用戶可以通過控制寄存器組來選用CPU的部分功能。下表列出了C62xx/C64xx/C67共有的控制寄存器組，并對每個控制寄存器做了簡單描述。

表2-2控制寄存器組個字段功能縮寫寄存器名稱描述AMR尋址模式寄存器分別指定8個寄存器的尋址模式（線性尋址或循環(huán)尋址），也包括循環(huán)尋址的大小CSR空置狀態(tài)寄存器包含全局中斷使能定位，高速緩存控制位及其他控制和狀態(tài)位IFR中斷標志寄存器顯示中斷狀態(tài)ISR中斷設置寄存器允許手動設置掛起的中斷ICR中斷清除寄存器允許手動清除掛起的中斷IER中斷使能寄存器允許使能/禁止單個中斷ISTP中斷服務表指針指向中斷服務表的起點IRP中斷返回指針含有從可屏蔽中斷返回的地址NRP非可屏蔽中斷返回指針含有從非可屏蔽中斷返回的地址PCE1程序計數(shù)器，E1街拍含有E1街拍中獲取包的地址2.2TMS320DM6437CPU結(jié)構(gòu)

2、CPU狀態(tài)控制寄存器

狀態(tài)控制寄存器（CSR）包含控制位和狀態(tài)位，如圖2-4所示。表2-3詳細說明了各狀態(tài)位的功能。圖2-4狀態(tài)控制寄存器（CSR）

表2-3控制狀態(tài)寄存器（CSR）域描述在TMS320C64x+CPU中，PCC和DCC域被忽略。CSR的位15-10為PWRD域，用于節(jié)電和喚醒模式，如圖2-5所示。圖2-5狀態(tài)控制寄存器中的PWRD域2.2.3TMS320DM6437的CPU數(shù)據(jù)通路TMS320DM6437CPU包含2條數(shù)據(jù)通路（A和B），如圖2-6所示，其組成包括：2個通用寄存器組（A和B）、8個功能單元（.L1、.L2、.S1、.S2、.M1、.M2、.D1和.D2）、2個存儲器加載數(shù)據(jù)通路（L1D和L2D）、2個存儲器保存數(shù)據(jù)通路（ST1和ST2）、2個數(shù)據(jù)地址通路（DA1和DA2）和2個寄存器數(shù)據(jù)交叉通路（1X和2X)。圖2-6CPU的數(shù)據(jù)通路TMS320DM6437CPU數(shù)據(jù)通路的功能單元功能單元定點操作.L單元（.L1、.L2）32/40位算術和比較運算32位邏輯運算32位數(shù)最左邊1或0計數(shù)32位和40位數(shù)的歸一化計算字節(jié)移位數(shù)據(jù)壓縮/解壓5位常數(shù)生成雙16位算術運算4個8位算術運算雙16位最小/最大運算4個8位最小/最大.S單元（.S1、.S2）32位算術運算32/40位移位運算和32位位操作32位邏輯運算分支操作常數(shù)生成寄存器與控制寄存器間傳送（僅限.S2）字節(jié)移位數(shù)據(jù)壓縮/解壓雙16位比較運算4個8位比較運算雙16位移位運算雙16位飽和算術運算4個8位飽和算術運算.M單元（.M1、.M2）32×32位乘法運算16×16位乘法運算16×32位乘法運算4個8×8位乘法運算雙16×16位乘法運算雙16×16位乘、加/減運算4個8×8位乘、加運算位擴展運算位交錯/去交錯運算變量移位運算反轉(zhuǎn)有限域（GaloisField）乘法運算.D單元（.D1、.D2）32位加、減、線性和循環(huán)地址計算5位15位常數(shù)偏移的加載和保存（僅限.D2）帶5位常數(shù)雙字的加載和保存非定向字和雙字的加載和保存5位常數(shù)生成32位邏輯運算2.3.1、片內(nèi)存儲器結(jié)構(gòu)

TMS320DM6437片內(nèi)存儲器是一個兩級緩存結(jié)構(gòu)，如圖2-7所示。圖2-7存儲空間兩級緩存結(jié)構(gòu)第一級L1包含了程序緩存區(qū)L1P（32KB）和數(shù)據(jù)緩存區(qū)L1D（80KB）兩個獨立的高速緩存模塊，這體現(xiàn)了程序與數(shù)據(jù)分開存儲的哈佛結(jié)構(gòu)，提高了DSP的并行運行效率，L1能與DSP內(nèi)核直接進行數(shù)據(jù)交換。第二級程序/數(shù)據(jù)緩沖區(qū)L2（128KB）不能與DSP內(nèi)核直接交換數(shù)據(jù)，L2可以整體作為SRAM映射到存儲空間，或者整體作為第二級Cache，或者配置成SRAM和Cache混合使用，其中配置成RAM的部分從起始地址Ox00000000開始編址，并且可被直接尋址，而配置成Cache的部分其容量必須是0KB、32KB、64KB或128KB。

TMS320DM6437在進行數(shù)據(jù)訪問時:(1)查看L1中是否有該數(shù)據(jù)存在，若L1中存在該數(shù)據(jù)，則直接從L1讀寫數(shù)據(jù)；(2)若L1沒有存儲該數(shù)據(jù)，則訪問二級緩存L2；(3)若L2也沒有緩存數(shù)據(jù)，則通過EMIF接口訪問外部SDRAM，把數(shù)據(jù)從外部SDRAM拷貝到L2緩存區(qū)，再從L2緩存區(qū)拷貝到L1，最后由TMS320DM6437從L1讀寫該數(shù)據(jù)。2.3.2、存儲器空間分配要充分利用片內(nèi)+片外三級存儲器結(jié)構(gòu)，必須提高DSP內(nèi)核讀取數(shù)據(jù)時的命中率，對Cache大小進行配置的原則是將盡量多的關鍵數(shù)據(jù)分配在片內(nèi)，Cache越大越好，對于不同的應用需要用不同的配置。最優(yōu)配置需要在開發(fā)中根據(jù)經(jīng)驗和實際測試結(jié)果進行選擇。起始地址結(jié)束地址大小/KB存儲器映射0x008000000x0080FFFF128L2RAM/Cache0x00E000000x00E0FFFF32L1PRAM/Cache0x00F040000x00F0FFFF48L1DRAM0x00F100000x00F1FFFF32L1DRAM/Cache0x108100000x1081FFFF128L2RAM/Cache0x10E000000x10E0FFFF32L1PRAM/Cache0x10F040000x10F0FFFF48L1DRAM0x10F100000x10F1FFFF32L1DRAM/Cache2.3.3一級片內(nèi)程序存儲器片內(nèi)程序存儲器L1P（Level1programmemoryandcache）的主要功能是最大化代碼執(zhí)行的性能，L1P的可配置性提高了系統(tǒng)靈活性，其配置成cache的容量支持0K、4K、8K、16K和32K。

L1P存儲器最大可支持1MB的RAM和ROM，存儲空間可分割成2個區(qū)域，每個區(qū)域不大于512KB。L1P存儲器的基址被約束在1MB范圍內(nèi)，其總的大小必須是16KB的倍數(shù)。L1P存儲器被分割成2個區(qū)域，表示為L1P區(qū)域0和L1P區(qū)域1，它們的主要特點是：（1）每個區(qū)域有不同數(shù)量的等待狀態(tài)（2）每個區(qū)域有單獨的存儲保護條目。CPU中含有一個內(nèi)部控制寄存器——控制狀態(tài)寄存器（CSR），它為cache控制操作規(guī)定了一個字段（PCC），從而為C64x+/C64x/C62x/C67x設備提供反相兼容。L1P配置寄存器（L1PCFG）控制L1Pcache的大小，如圖2-7和表2-5所示。圖2-7L1P配置寄存器（L1PCFG）

表2-5L1P配置寄存器（L1PCFG）字段描述

L1Pcache控制寄存器（L1PCC）控制L1P是否為凍結(jié)模式，如圖2-8和表2-6所示。圖2-8LIPcache控制寄存器（L1PCC）表2-6LIPcache控制寄存器（L1PCC）字段描述L1P無效基址寄存器（L1PIBAR）定義了一致性操作作用的無效塊的基址，如圖2-9和表2-7所示。圖2-9L1P無效基址寄存器（L1PIBAR）表2-7L1P無效基址寄存器（L1PIBAR）字段描述L1P無效字計數(shù)寄存器（L1PIWC）定義了一致性操作作用的無效塊的大小，如圖2-10和表2-8所示。圖2-10L1P無效字計數(shù)寄存器（L1PIWC）表2-8L1P無效字計數(shù)寄存器（L1PIWC）字段描述L1P無效寄存器（L1PINV）控制L1Pcache的全局無效，如圖2-11和表2-9所示。表2-9L1P無效寄存器（L1PINV）字段描述圖2-11L1P無效寄存器（L1PINV）L1Pcache是直接映射緩存，這意味著系統(tǒng)的每一個物理內(nèi)存單元在cache中都保留一個可能的位置，當CPU試圖取一段程序代碼時，L1P必須檢查是否在L1Pcache中保留了需要的地址。為此，CPU提供的32位地址被分割成3個字段（tag、set和offset），如圖2-12所示。圖2-12數(shù)據(jù)存取地址結(jié)構(gòu)偏置（Offset）字段占用了32位L1Pline的前5位，其被cache控制邏輯忽略。設置（Set）字段指明L1Pcacheline的地址，其緩存數(shù)據(jù)將被保留，設置字段的寬度取決于L1P配置成cache的數(shù)量。L1P使用設置字段來查找和檢查任意已緩存數(shù)據(jù)的標簽（Tag）和有效位，這反映了標簽地址是否真正是cache中的有效地址。標簽字段占據(jù)存儲地址的上部，它確定了數(shù)據(jù)單元的真實物理位置。L1P結(jié)構(gòu)允許在運行時選擇L1Pcache大小，通過寫請求模式到L1PCFG寄存器的L1PMODE字段來選擇L1Pcache大小，如表2-10所示。表2-10通過L1PCFG寄存器中的L1PMODE位指定Cache大小當設計的程序需要一定量的cache時，應該設置為模式值的上界。為了確保正確的cache，需要進行無效設置，然而由于部分L1PRAM變成cache，為了安全的改變L1Pcache模式，在應用中還需要遵守表2-11中的規(guī)則。表2-11L1P模式轉(zhuǎn)換規(guī)則2.3.4、一級片內(nèi)數(shù)據(jù)存儲器片內(nèi)數(shù)據(jù)存儲器L1D（Level1DataMemoryandCache）主要功能是最大化數(shù)據(jù)處理性能，L1D的可配置性為系統(tǒng)使用L1D提供了靈活性。片內(nèi)數(shù)據(jù)存儲器L1D具有以下特點：(1)可配置成cache的大小包括0K、4K、8K、16K和32K(2)支持存儲保護(3)提供塊緩存和全局一致操作

L1D存儲器最大可支持1MB的存儲映射RAM和ROM，L1D存儲器的基址被約束在1MB范圍內(nèi)，其總的大小必須是16KB的倍數(shù)。L1D存儲器被分割成2個區(qū)域，表示為L1D區(qū)域0和L1D區(qū)域1，其有以下特點：（1）每個區(qū)域有單獨的內(nèi)存保護條目；（2）部分L1D區(qū)域1可被轉(zhuǎn)換為數(shù)據(jù)cache。L1D存儲器結(jié)構(gòu)允許將部分或全部的L1D區(qū)域1轉(zhuǎn)換成讀分配、寫返回和雙向集關聯(lián)的cache。為了便于以全CPU時鐘頻率讀寫數(shù)據(jù)，同時具有大的系統(tǒng)內(nèi)存，cache是非常必要的，其主要是用于緩解從較慢的系統(tǒng)存儲單元進行讀/寫操作帶來的延遲。

表2-12L1Dcache控制操作

L1Dcache操作受控于如表2-12所示的控制寄存器，這些寄存器允許改變cache的模式和手動初始cache一致操作，L1Dcache也會受到寫入L2指定控制的影響。CPU有一個內(nèi)部控制寄存器，其給出一個字段用于cache控制操作，即CSR。CSR控制寄存器中的DCC字段以多種方式控制L1D操作。L1Dcache配置寄存器（L1DCFG）控制L1Dcache的大小，如圖2-13和表2-13所示。圖2-13L1D配置寄存器（L1DCFG）表2-13L1D配置寄存器（L1DCFG）字段描述L1Dcache控制寄存器（L1DCC）控制L1D是否為凍結(jié)模式，如圖2-14和表2-14所示。圖2-14LIDcache控制寄存器（L1DCC）表2-14LIDcache控制寄存器（L1DCC）字段描述L1D無效寄存器（L1DINV）控制L1Dcache的全局無效，如圖2-15和表2-15所示。圖2-15L1D無效寄存器（L1DINV）表2-15L1D無效寄存器（L1DINV）字段描述

L1D寫回寄存器（L1DWB）如圖2-16和表2-16所述。圖2-16L1D寫回寄存器（L1DWB）表2-16L1D寫回寄存器（L1DWB）字段描述L1D無效寫回寄存器（L1DWBINV）控制L1Dcache的無效寫回操作，如圖2-17和表2-17所示。圖2-17L1D無效寫回寄存器（L1DWBINV）表2-17L1D無效寫回寄存器（L1DWBINV）字段描述L1D無效基址寄存器（L1DIBAR）定義了無效塊基址，如圖2-18和表2-18所示。圖2-18L1D無效基址寄存器（L1DIBAR）表2-18L1D無效基址寄存器（L1DIBAR）字段描述L1D無效字計數(shù)寄存器（L1DIWC）定義了無效塊的大小，其定義的大小為32位，如圖2-19和表2-19所示。圖2-19L1D無效字計數(shù)寄存器（L1DIWC）表2-19L1D無效字計數(shù)寄存器（L1DIWC）字段描述L1D寫回基址寄存器（L1DWBAR）定義寫回塊的基址，如圖2-20和表2-20所示。圖2-20L1D寫回基址寄存器（L1DWBAR）表2-20L1D無效基址寄存器（L1DWBAR）字段描述L1D無效寫回字計數(shù)寄存器（L1DWIWC）定義了無效寫回塊的大小，其定義的大小為32位，如圖2-21和表2-21所示。圖2-21L1D無效寫回字計數(shù)寄存器（L1DWIWC）表2-21L1D無效字計數(shù)寄存器（L1DWIWC）字段描述L1Dcache是一個雙向集關聯(lián)cache，這意味著系統(tǒng)的每個物理內(nèi)存單元在cache中都保留2個可能的位置，當CPU試圖訪問一段數(shù)據(jù)時，L1D必須檢查是否在L1Dcache中保留了需要的地址。為此，CPU提供的32位地址被分割成6個數(shù)據(jù)字段，如圖2-22所示。圖2-22數(shù)據(jù)存取地址結(jié)構(gòu)L1Dline大小為64位，偏置（Offset）字段占用了前6位。設置（Set）字段表明L1Dcache線地址，其緩存數(shù)據(jù)將被保留，設置字段的寬度取決于L1D配置成cache的大小，如表2-22所示。使用設置字段來查找和檢查任意已緩存數(shù)據(jù)的標簽和有效位，這表明標簽地址是否真正代表cache中的有效地址。

表2-22設置（Set）字段寬度對應的數(shù)據(jù)訪問地址2.3.5、二級片內(nèi)存儲器二級片內(nèi)存儲器（L2memoryandcache）為較快的一級片內(nèi)存儲器（L1P和L1D）與較慢的外部存儲單元間數(shù)據(jù)傳送存儲提供了一個片上存儲解決方案，其優(yōu)勢在于提供了比L1存儲器更大的存儲空間，同時也提供了比外部存儲更快的數(shù)據(jù)訪問。類似于L1存儲器，L2可配制成cache和非cache（可尋址）存儲器。

L2存儲器提供了設備需要的靈活存儲方式，包括2個存儲端口（port0和port1），可配置的L2cache大小，存儲保護，支持緩存塊和全局一致操作，4個可配置的節(jié)電模式頁。L2存儲器提供的2個256位寬的存儲接口稱為port0和port1，這兩個端口的使用依賴于設備，在多數(shù)設備中，2個存儲端口使用如下：（1）Port0：L2RAM、L2cache（2）Port1：L2ROM、L2RAM、共享存儲接口這兩個存儲端口可編址存儲段，其編址可能是不連續(xù)的，表2-23闡明了port0和port1如何在2×128位bank的情況下用于低位優(yōu)先（littleendian）模式。表2-232×128位banking方案L1P“讀漏”（32字節(jié)）需要單一端口的全部存儲bank，當L2存儲器具有高延遲時，在同一周期或直到該端口完成訪問前，其他訪問不能進行。L1D的讀漏（64字節(jié)）或?qū)懟匾残枰獑我欢丝诘娜看鎯ank，用于兩次連續(xù)訪問。L2cache的操作通過以下寄存器進行控制，如表2-24對這些控制寄存器進行了總結(jié)。表2-24L2cache控制寄存器這些寄存器分為3類，涉及以下部分：

Cache大小和操作模式控制，這些寄存器控制cache大小和cache是否為凍結(jié)模式或正常操作模式；

面向塊和全局一致性操作，這些操作允許從cache中手動移出數(shù)據(jù)；

可緩存性控制，這些寄存器控制cache是否允許存儲一定范圍內(nèi)存的副本。L2配置寄存器（L2CFG）控制L2cache操作，可設置L2內(nèi)存作為cache的大小、控制L2凍結(jié)模式及保持L1D/L1P無效位，如圖2-23和表2-25所示。圖2-23L2配置寄存器（L2CFG）表2-25L2配置寄存器（L2CFG）字段描述

L2寫回基址寄存器（L2WBAR）如圖2-24和表2-26所示。圖2-24L2寫回基址寄存器（L2WBAR）表2-26L2寫回基址寄存器（L2WBAR）字段描述L2寫回字計數(shù)寄存器（L2WWC）定義無效塊的大小，其大小以32位字進行定義，寫入一個大于FFE0h的數(shù)字會導致寫入單元不被修改，如圖2-25和表2-27所示。圖2-25L2寫回字計數(shù)寄存器（L2WWC）表2-27L2寫回字計數(shù)寄存器（L2WWC）字段描述L2無效寫回字計數(shù)寄存器（L2WIWC）定義無效塊的大小，其大小以32位字進行定義，寫入一個大于FFE0h的數(shù)字會導致寫入單元不被修改，如圖2-26和表2-28所示。圖2-26L2無效寫回字計數(shù)寄存器（L2WIWC）表2-28L2無效寫回字計數(shù)寄存器（L2WIWC）字段描述L2無效基址寄存器（L2IBAR）定義無效塊的基址，如圖2-27和表2-29所示。圖2-27L2無效基址寄存器（L2IBAR）表2-29L2無效基址寄存器（L2IBAR）字段描述L2無效字計數(shù)寄存器（L2IWC）定義了無效塊的大小，其大小以32位字進行定義，寫入一個大于FFE0h的數(shù)字會導致寫入單元不被修改，如圖2-28和表2-30所示。圖2-28L2無效字計數(shù)寄存器（L2IWC）表2-30L2無效字計數(shù)寄存器（L2IWC）字段描述L2寫回寄存器（L2WB）控制L2cache的全局寫回操作，如圖2-29和表2-31所示。圖2-29L2寫回寄存器（L2WB）表2-31L2寫回寄存器（L2WB）字段描述L2無效寫回寄存器（L2WBINV）控制L2cache的無效寫回操作，如圖2-30和表2-32所示。圖2-30L2無效寫回寄存器（L2WBINV）表2-32L2無效寫回寄存器（L2WBINV）字段描述L2無效寄存器（L2INV）控制L2cache的全局無效，如圖2-31和表2-33所示。圖2-31L2無效寄存器（L2INV）表2-33L2無效寄存器（L2INV）字段描述L2內(nèi)存屬性寄存器（MARn）定義外部存儲空間的可緩沖性，只在管理員模式下可寫，其通用結(jié)構(gòu)如圖2-32所示，功能描述如表2-34所示。圖2-32L2無效寄存器（L2INV）表2-34L2無效寄存器（L2INV）字段描述L2內(nèi)存結(jié)構(gòu)提供了存儲保護支持，詳細的存儲保護權(quán)限如表2-35所示。表2-35L2cache控制寄存器權(quán)限L2cache是一種讀寫分配、四路集關聯(lián)的cache，為了跟蹤L2cache的狀態(tài)，還包含一個四路的tagRAM。L2標簽的地址組織是關于cache和RAM間劃分比例的函數(shù)，其通過L2CFG寄存器L2MODE字段進行控制。

偏置（Offset）字段占用了128位L2line大小的前7位，cache控制邏輯忽略了這部分地址，如圖2-33所示。圖2-33L2cache地址結(jié)構(gòu)

設置（Set）字段指出了L2cacheline的地址，其緩存數(shù)據(jù)將以各自方式被保留，設置字段的寬度依賴于L2配置成cache的大小，

L2cache允許在運行時配置其大小，如表2-36所示。表2-36L2MODE描述當程序?qū)懭胄碌腸ache模式到L2CFG寄存器，L2執(zhí)行以下步驟：（1）L2cache使能，則寫回并置為無效。（2）L2cache設置為需要的模式，需要注意的是改變L2模式不會影響L1cache的內(nèi)容。表2-37L2模式轉(zhuǎn)換規(guī)則重置后，程序設置L2模式并保持不變，一些程序會在工作中改變L2cache模式，需要注意確保遵循表2-37所示步驟來保持存儲系統(tǒng)一致和正確的cache操作。

L2cache支持凍結(jié)模式，L2cache內(nèi)容被凍結(jié)，即它將不能像正常操作一樣被更新。L2凍結(jié)模式允許實時應用程序在各部分代碼中限制從L2發(fā)出的數(shù)據(jù)量，如中斷處理程序。使用L2CFG寄存器中的L2CC字段來設置凍結(jié)模式。凍結(jié)模式只影響L2cache操作，而不影響L2RAM，其也不影響L1P和L1D，同樣，L1凍結(jié)模式也不影響L2cache。表2-38總結(jié)了通過使用L2CFG寄存器中L2CC字段來設置凍結(jié)模式的方式。表2-38L2凍結(jié)模式2.4.1卷積的MATLAB實現(xiàn)2.4.2基于ICETEK-DM6437-A的卷積DSP實現(xiàn)本章小結(jié)TMS320C6437DSP處理器主要有CPU內(nèi)核、外設和存儲器3個部分組成。本章從芯片設計的角度出發(fā)介紹了TMS320C6437DSP芯片的CPU結(jié)構(gòu)，討論了CPU數(shù)據(jù)通路和控制，介紹了片內(nèi)存儲器和二級內(nèi)部存儲器的原理、寄存器及工作方式。DSP原理及應用

第三章ICETEK-DM6437-A綜合實驗系統(tǒng)第三章

ICETEK-DM6437-A綜合實驗系統(tǒng)3.1ICETEK-DM6437-A綜合實驗系統(tǒng)的組成3.2實驗系統(tǒng)的硬件模塊3.3

基于ICETEK-DM6437-A的語音信號處理3.4基于ICETEK-DM6437-A的視頻信號處理3.5

基于MATLAB的音頻信號處理3.6

基于ICETEK-DM6437-A的音頻信號處理的實現(xiàn)3.1ICETEK-DM6437-A綜合實驗系統(tǒng)的組成3.2實驗系統(tǒng)的硬件模塊3.2.1.CPU單元

3.2實驗系統(tǒng)的硬件模塊3.2.2.電源模塊TMS320DM6437實驗系統(tǒng)正常工作電壓共包括5V，3.3V，1.8V，1.2V四種電源電壓。系統(tǒng)的工作電壓及電壓范圍如表3-1所示。芯片電壓最大值典型值最小值TMS320DM6437內(nèi)核電壓1.26V1.2V1.14VI/O、FLASH、外設2.97V3.3V3.63VDDR2、PLL1.71V1.8V1.89表3-1系統(tǒng)的工作電壓及電壓范圍3.2.3數(shù)字信號源實驗系統(tǒng)提供獨立的數(shù)字信號源，數(shù)字信號源上提供五種波形（方波、三角波、正弦波、上下兩路信號混頻、白噪聲），數(shù)字信號源上提供語音錄放功能，提供語音實時采集回放功能，麥克風、直接音頻輸入，耳機、揚聲器輸出。獨立的數(shù)字信號源（該信號源應是一個獨立的信號發(fā)生器，可單獨從實驗箱上取下，為任何實驗設備提供數(shù)字信號波形輸出）：（1）可同時提供兩路波形輸出，每一路均可單獨控制；信號的波形、頻率、幅度可調(diào)；具有語音錄放功能；（2）波形切換：提供五種波形（方波、三角波、正弦波、上下兩路信號混頻、白噪聲），可通過撥動開關進行選擇；（3）頻率范圍：分為4段（10Hz—100Hz、100Hz—1KHz、1KHz—10KHz、10KHz—30KHz），可通過撥動開關進行選擇；（4）頻率微調(diào)：在每個頻率段范圍內(nèi)進行頻率調(diào)整；（5）幅值微調(diào)：0-3.3V平滑調(diào)整；（6）語音錄放：提供語音實時采集回放功能，麥克風、直接音頻輸入、耳機、揚聲器輸出。3.2實驗系統(tǒng)的硬件模塊3.2實驗系統(tǒng)的硬件模塊3.2.4.A/D實驗系統(tǒng)采用TLV0832芯片來實現(xiàn)ADC功能。TLV0832可以將收到的模擬電壓信號(0～3.3V范圍)進行定時采集，采集速率(A/D轉(zhuǎn)換時間)最短為13.3微秒，可以轉(zhuǎn)換兩路模擬信號輸入(分時轉(zhuǎn)換)，轉(zhuǎn)換后生成的數(shù)字量為8位二進制數(shù)精度，通過串行通訊可將結(jié)果傳送給上位機處理。其接口管腳定義如右圖3-6所示。其中，CH0和CH1連接兩路獨立的模擬信號通道，這些信號電壓范圍圖3-6引腳定義限定在0V～3.3V之間，CS、CLK、DO、DI為數(shù)字串行控制信號，控制ADC轉(zhuǎn)換的通道、何時開始轉(zhuǎn)換，轉(zhuǎn)換結(jié)束后也通過這一接口將結(jié)果傳送給DSP。TLV0832與DM6437的接口比較簡單，請參看下面的接口如圖所示。3.2實驗系統(tǒng)的硬件模塊3.2.5.D/A實驗系統(tǒng)采用TLC7528C芯片來實現(xiàn)DAC功能。TLC7528可以將收到的8位數(shù)字信號轉(zhuǎn)換成相應的模擬輸出，每次轉(zhuǎn)換最高速率是0.1微秒，可以支持兩路模擬量輸出。其接口管腳定義如下圖。圖3-9TLC7528引腳TLC7528與DM6437的接口比較簡單，如下圖：3.2實驗系統(tǒng)的硬件模塊3.2.6.JTAGTI在其TMS320系列芯片上設置了符合IEEEI149.1

標準的JTAG(JoimTest

ActionGroup)標準測試接口及相應的控制器，如圖3-11所示。主要用于邊界測試和DM643在線仿真，方便DSP應用系統(tǒng)開發(fā)調(diào)試.JTAG接口可對芯片內(nèi)部部件編程，外部中斷計數(shù)等。使用JTAG仿真開發(fā)工具實現(xiàn)對DM6437片內(nèi)和片外資源進行全透明訪問，同時還可以通過它向DM6437加載程序，對程序進行調(diào)試。JTAG引腳定義如表3-2

所示。TCK測試時鐘輸入TDI測試數(shù)據(jù)，數(shù)據(jù)通過TDI輸入JTAG口TDO測試數(shù)據(jù)輸出，數(shù)據(jù)通過TD0從JTAG口輸出TMS測試模式選擇，用來設置JTAG所處的測試模式TRST測試復位，輸入引腳，低電平有效3.2實驗系統(tǒng)的硬件模塊3.2.7.DM6437核CPU時鐘系統(tǒng)中用到很多種不同的時鐘頻率，TMS320DM6437有兩個獨立控制的PLL。PLL產(chǎn)生DSP，DMA，VPFE以及其他外設所需要的時鐘頻率。PLL2產(chǎn)生DDR2接口和VPBE在特定模式下的時鐘頻率。根據(jù)TMS320DM6437的數(shù)據(jù)手冊，PLL鎖相環(huán)的輸入頻率范圍在20-30MHz，選擇27MHz外部無源晶振作為系統(tǒng)的外部時鐘源。在MXI/CLKIN引腳輸入的27MHz時鐘，經(jīng)過PLL1Controller1和PLL2Controller2寄存器的配置，便能得到系統(tǒng)時鐘SYSCLK1、SYSCLK2、SYSCLK3和各個模塊的吋鐘。具體的時鐘產(chǎn)生如圖3-15所示。3.2實驗系統(tǒng)的硬件模塊3.2.7.DM6437核CPU時鐘3.2實驗系統(tǒng)的硬件模塊3.2.8.網(wǎng)絡接口DM6437集成了片上以太網(wǎng)MAC部分。此以太網(wǎng)接口連接到PHY上。EVM使用一個MicrelKS8001LPHY。10/100MBit的接口被接出到一個標準以太網(wǎng)連接器J8。PHY直接與DM6437外設接口相連。以太網(wǎng)的地址可以在生產(chǎn)時存儲在I2C串行的ROM中，也可在程序中更改。RJ-45有兩個液晶指示燈集成在連接器上。燈有綠和黃兩種，指示出以太網(wǎng)鏈路的狀態(tài)，

綠燈亮，表示有鏈路連接，閃時，表示鏈路在工作，黃燈亮時，表示全雙工模式。3.3

基于ICETEK-DM6437-A的語音信號處理3.3.1音頻編解碼芯片TLV320AIC33簡介TLV320AIC33是一款支持低功耗與噪聲濾波功能的立體聲數(shù)字信號編解碼器?？梢灾С至沸盘栞斎牒土沸盘栞敵?，支持差分和單端兩種信號輸入形式。相比較其他音頻編碼芯片，TLV320AIC33具有以下優(yōu)勢:支持8~96ksps的采樣率；數(shù)模轉(zhuǎn)換與模數(shù)轉(zhuǎn)換的信噪比(SNR)分別達到了102dB與92dB；集成鎖相環(huán)(PLL)支持各種音頻時鐘；支持便攜式系統(tǒng)的低功耗耳機、揚聲器以及回放模式；可編程數(shù)字音效，包括3D音效、低音、高音、EQ以及去加重等；I2C和SPI控制接口，便于控制；聲音串行數(shù)據(jù)總線支持模式。如圖3-16是TLV320AIC33的內(nèi)部結(jié)構(gòu)與外部接口。3.3

基于ICETEK-DM6437-A的語音信號處理3.3.1音頻編解碼芯片TLV320AIC33簡介TLV320AIC33是一款支持低功耗與噪聲濾波功能的立體聲數(shù)字信號編解碼器?？梢灾С至沸盘栞斎牒土沸盘栞敵觯С植罘趾蛦味藘煞N信號輸入形式。相比較其他音頻編碼芯片，TLV320AIC33具有以下優(yōu)勢:支持8~96ksps的采樣率；數(shù)模轉(zhuǎn)換與模數(shù)轉(zhuǎn)換的信噪比(SNR)分別達到了102dB與92dB；集成鎖相環(huán)(PLL)支持各種音頻時鐘；支持便攜式系統(tǒng)的低功耗耳機、揚聲器以及回放模式；可編程數(shù)字音效，包括3D音效、低音、高音、EQ以及去加重等；I2C和SPI控制接口，便于控制；聲音串行數(shù)據(jù)總線支持模式。如圖3-16是TLV320AIC33的內(nèi)部結(jié)構(gòu)與外部接口。3.3

基于ICETEK-DM6437-A的語音信號處理3.3.2TLV320AIC33和TMS320DM6437通訊接口及模式編解碼器用兩個串行通道通訊，一個是控制編解碼器的配置寄存器，另一個語音信號輸入與輸出通道。如3-17圖是DM6437與編解碼器TLV320AIC33接口示意圖。音頻編解碼芯片TLV320AIC33和DM6437芯片的外設I2C連接，由I2C實現(xiàn)對AIC33和DM6437芯片的控制；TLV320AIC33與DM6437的外設McBSP相連，用于兩芯片間的音頻數(shù)據(jù)交換。3-18圖是DM6437與編解碼器TLV320AIC33接口。3.3

基于ICETEK-DM6437-A的語音信號處理3.3.2.1TLV320AIC33和多通道緩沖串口的通信在標準同步串口基礎上，為了擴展其功能，提供高效同步串口通信機制，多通道緩沖串口(MultichannelBufferedSerialPort,McBSP)得到使用。它擁有雙緩沖發(fā)送結(jié)構(gòu)及三級緩沖接收結(jié)構(gòu)，數(shù)據(jù)在此結(jié)構(gòu)下能連續(xù)發(fā)送。McBSP可配置性很強，通過對其相應的寄存器的配置，可控制其工作方式。此外，它的每個串口支持128個通道，速度達到100Mbit/s。3.3.2.2I2C控制接口DM6437對音頻芯片AIC33進行控制的命令流程如下：由總線發(fā)送開始指令信號，即時鐘總線(SCL)高電平時，數(shù)據(jù)總線(SDA)出現(xiàn)從高到低的一個跳變，DM6437發(fā)送一個從屬設備地址，該地址為7位，但在傳送時數(shù)據(jù)變?yōu)?位，而多出來的最后一位是用來對從屬設備說明是讀操作還是寫操作。系統(tǒng)中與主控設備有關的都是寫操作。當從屬設備接收到來自主控設備信號時，從屬設備會回饋一個應答信號告訴主設備繼續(xù)改善指令。當主設備在控制命令后發(fā)送停止標志，即SCL是高電平時，SDA會出現(xiàn)由低到高的一具跳變，至此，一個完整的通信過程結(jié)束。3.4基于ICETEK-DM6437-A的視頻信號處理3.4.1DSP視頻處理系統(tǒng)概述

數(shù)字視頻（圖像）處理是DSP技術的重要應用領域

攝像頭作為輸人視頻傳感器是系統(tǒng)的信息來源，它輸出的模擬視頻信號不能直接被DSP處理，因此，需要利用視頻解碼芯片完成圖像的數(shù)字化過程。DSP可完成圖像去噪聲、圖像增強、圖像配準等一系列軟件算法處理，視頻編碼芯片將DSP處理后的數(shù)字視頻(圖像)數(shù)據(jù)編碼成普通電視所能接收的NTISC或PAL制的復合視頻信號，實現(xiàn)視頻輸出。DM6437的VPFE接口主要解決與視頻ADC或數(shù)字攝像機直接接口的問題。接口的數(shù)據(jù)出口為EMIF接口的存儲器(SDRAM/DDRAM)，功能是將接收到的數(shù)字化的視頻采樣數(shù)據(jù)解碼后，通過DMA直接存放到擴展存儲器中，并實現(xiàn)縮放、預顯示、H3A(Hardware3Astatisticgrnerator)處理、直方圖統(tǒng)計等輔助功能。由于接口設計的通用和靈活性很好，可以接口各種視頻采集芯片和數(shù)字攝像機。

DM6437的VPBE接口用于連接數(shù)字接口的LCD顯示器或視頻編碼器(DAC)，負責將存放在DSP存儲器中的視頻圖像數(shù)據(jù)按照既定的時序輸出，可以支持標清和高清顯示。DM6437的VPBE包含視頻處理系統(tǒng)(VPSS,VideoprocessingSubSystem)，可以利用DMA和硬件邏輯，將視頻數(shù)據(jù)組合、疊加后進行編碼輸出。3.4基于ICETEK-DM6437-A的視頻信號處理3.4.1DSP視頻處理系統(tǒng)概述

ICETEK-DM6437-A的視頻處理系統(tǒng)工作流程：（1）插座上的攝像機將PAL制式的模擬復合視頻信號輸入；（2）復合視頻信號接入U5-TVP5146進行解碼，輸出YCbCr格式的數(shù)字分量信號；（3）數(shù)字分量信號通過DM6437的VPFE接口輸入DSP，存放到DM6437片外擴展的DDR2SDRAM中；（4）DM6437將存放在DDR2SDRAM中的視頻數(shù)據(jù)取到DSP片內(nèi)進行處理運算，結(jié)果輸出存放到DDR2SDRAM中的輸出緩存區(qū)；（5）DM6437的VPBE接口自動獲取DDR2SDRAM中輸出緩沖區(qū)的視頻數(shù)據(jù)，將之進行編碼后輸出；（6）DM6437的VPBE接口的視頻DAC將編碼的視頻數(shù)據(jù)進行DA轉(zhuǎn)換后發(fā)送到相應輸出管腳，通過J12插座輸出，連接在J12上的TV顯示器接收視頻模擬信號進行顯示。3.4基于ICETEK-DM6437-A的視頻信號處理3.4.2視頻解碼芯片TVP5146圖像傳感器進行光電轉(zhuǎn)換將光信號轉(zhuǎn)換成電信號，之后的視頻解碼芯片起一個模數(shù)轉(zhuǎn)換的作用，將模擬信號數(shù)字化。所有最終得到的視頻信號都將存儲在外部存儲器SDRAM中，最后傳遞到數(shù)字信號處理器DSP中，交給DSP進行圖像處理與計算。由于本系統(tǒng)采用的圖像傳感器OV7959輸出的是模擬視頻信號，不能直接被DSP處理，因此選用視頻編碼芯片TVP5146來完成圖像的模數(shù)轉(zhuǎn)換以及相應控制信號的分離。TVP5146是TI公司的一款高性能視頻信號解碼芯片，能將NTSC、PAL制式的混合視頻信號解碼成數(shù)字信號輸出。TVP5146內(nèi)部主要包含以下功能：（1）提供4路