集成電路設(shè)計(jì)（第4版） 課件 8-4-4 可靠性設(shè)計(jì)

1第8章

集成電路版圖設(shè)計(jì)與工具28.4版圖設(shè)計(jì)準(zhǔn)則

(‘Rule’forperformance)8.4.1匹配設(shè)計(jì)8.4.2抗干擾設(shè)計(jì)8.4.3寄生優(yōu)化設(shè)計(jì)8.4.4可靠性設(shè)計(jì)3可靠性設(shè)計(jì)1.避免天線效應(yīng)2.防止Latch-Up3.靜電放電ESD保護(hù)4可靠性設(shè)計(jì)避免天線效應(yīng)天線效應(yīng)：當(dāng)大面積的金屬直接與柵極相連，在金屬腐蝕過程中，其周圍聚集的離子會增加其電勢，進(jìn)而使柵電壓增加，導(dǎo)致柵氧化層擊穿。大面積的多晶硅也有可能出現(xiàn)天線效應(yīng)5可靠性設(shè)計(jì)避免天線效應(yīng)避免措施：減小連接?xùn)诺亩嗑Ч韬徒饘俚拿娣e，令其為所接?xùn)琶娣e的100倍以下；采用第二層金屬過渡。6可靠性設(shè)計(jì)Latch-Up效應(yīng)在N阱CMOS電路中，存在寄生pnp和npn晶體管，以及N阱和襯底寄生電阻寄生pnp、npn晶體管，以及它們的基極到電源和地的寄生電阻，有可能形成正反饋回路MOS晶體管漏極的大信號擺動，通過漏極寄生電容向N阱和襯底灌入電流，形成正反饋回路的觸發(fā)條件若正反饋回路的回路增益大于一，則有可能被觸發(fā)而導(dǎo)致latch-up，從電源汲取大電流Nwell7可靠性設(shè)計(jì)Latch-Up效應(yīng)多發(fā)生在大的數(shù)字輸出Buffer（反相器）解決辦法：令環(huán)路增益小于1對于版圖設(shè)計(jì)來說，應(yīng)增加N阱和襯底接觸孔的數(shù)量和減小它們之間的距離，以降低N阱和襯底帶電源和地的寄生電阻對于上華工藝，N阱和襯底接觸孔間的距離不得大于36um8可靠性設(shè)計(jì)靜電放電ESD保護(hù)ESD：ElectrostaticDischarge人體或其他機(jī)械運(yùn)動所積累的靜電電壓遠(yuǎn)遠(yuǎn)超過MOS晶體管的柵擊穿電壓集成電路需具備ESD保護(hù)電路HBM（humanbodymodel)是一種常用的測試集成電路抗靜電能力的電路2kVDeviceUnderTest人體模型9可靠性設(shè)計(jì)靜電放電ESD保護(hù)集成電路中接到MOS晶體管柵極的PIN更需ESD保護(hù)，一般為輸入PIN；而接到擴(kuò)散區(qū)的PIN相對不易受ESD損壞，一般為輸出PINVoN＋N＋P＋P＋VDDGndViP＋N＋NwellP-SubtrateVDDVo數(shù)字Buffer的剖面結(jié)構(gòu)10可靠性設(shè)計(jì)靜電放電ESD保護(hù)輸入PIN的ESD保護(hù)電路目標(biāo)：保證連接到核心電路的I點(diǎn)電壓低于柵氧擊穿電壓D1，D2的面積要大，以吸收大部分的電流，構(gòu)成第一級保護(hù)Rs的典型值從幾百~幾千歐姆，一般為多晶導(dǎo)線電阻或擴(kuò)散區(qū)電阻，寬度要大一些，以免被大電流燒壞D3，D4與Rs一起構(gòu)成第二級保護(hù)，面積可以小一些VDDD1D2D3D4RSESD保護(hù)電路I11可靠性設(shè)計(jì)靜電放電ESD保護(hù)輸入ESD保護(hù)電路會帶來寄生效應(yīng)，可能會影響輸入信號的帶寬和增加熱噪聲串聯(lián)保護(hù)電阻保護(hù)二極管的