集成電路設(shè)計（第4版）試卷及答案 卷2

PAGE共5頁第2頁學(xué)號姓名學(xué)號姓名密封線一、選擇題（答案可能不唯一）（10分）1.在一般的制程中，下列材料集成電阻，方塊電阻（SheetResistance）最小的是(C)A.擴散電阻B.阱電阻 C.多晶硅電阻D.鋁層連線電阻2.雙極型晶體管有（A）A．二個pn結(jié)。B．一個pn結(jié)。C．三個pn結(jié)。D．沒有pn結(jié)3.增強型NMOS晶體管的閾值電壓（A）A．大于零 B．等于零 C．大于0.7V D．小于零4.當NMOS器件工作在飽和區(qū)時，溝道出于_________狀態(tài)。（D）A．積累 B．耗盡 C．導(dǎo)通 D．夾斷5.下列關(guān)于Latchup效應(yīng)說法正確的是（BC）A.襯底耦合噪聲是造成Latchup問題的原因之一。B.Latchup效應(yīng)在電路上可以解釋為CMOS集成電路中寄生三極管構(gòu)成的正反饋電路。C.Latchup效應(yīng)與兩個寄生三極管的放大系數(shù)有關(guān)。D.Latchup效應(yīng)與阱和襯底的摻雜濃度無關(guān)。二、名詞解釋：DRCMOS工藝的特征尺寸(10分)DRC:設(shè)計規(guī)則檢查DRC(DesignRuleCheck)的任務(wù)是檢查發(fā)現(xiàn)設(shè)計中的錯誤。運行DRC，程序就按照Diva規(guī)則檢查文件運行，發(fā)現(xiàn)錯誤時，會在錯誤的地方做出標記(mark)，并且做出解釋(explain)。設(shè)計者就可以根據(jù)提示來進行修改。MOS工藝的特征尺寸：指該MOS工藝能夠?qū)崿F(xiàn)的最小幾何尺寸，通常用MOS器件的最小柵長來表征該MOS工藝的特征尺寸。三、SOI材料是怎樣形成的，有什么特點?(10分)SOI絕緣體上硅，可以通過氧隔離或者晶片粘結(jié)技術(shù)完成。特點：電極與襯底之間寄生電容大大減少，器件速度更快，功率更低。四、版圖檢查主要分為哪幾個步驟，簡述各步驟的作用。(15分)版圖檢查的任務(wù)大體分為以下幾個過程：設(shè)計規(guī)則檢查（DRC），電路提取，版圖和電路圖對照（LVS）。1）設(shè)計規(guī)則檢查DRC設(shè)計規(guī)則檢查DRC(DesignRuleCheck)的任務(wù)是檢查發(fā)現(xiàn)設(shè)計中的錯誤。運行DRC，程序就按照Diva規(guī)則檢查文件運行，發(fā)現(xiàn)錯誤時，會在錯誤的地方做出標記(mark)，并且做出解釋(explain)。設(shè)計者就可以根據(jù)提示來進行修改。2）電路提取運行電路提取（CircuitExtraction）的軟件可以生成版圖的電路拓撲。這種拓撲關(guān)系的描述包括：元件和元件相連的節(jié)點清單，或者是節(jié)點和節(jié)點間連接的元件的清單。3）版圖與電路圖對照LVS版圖檢查的最有力的工具是版圖與電路圖對照LVS(Layout-vs.-Schematic)。LVS程序的一個輸入文件是由電路圖產(chǎn)生的元件表、網(wǎng)表和端點列表，另一個輸入文件是從版圖提取出來的元件表、網(wǎng)表和端點列表。通過LVS，所有元件的參數(shù)，所有網(wǎng)絡(luò)的節(jié)點，元件到節(jié)點以及節(jié)點到元件的關(guān)系一一掃描并進行比較。輸出的結(jié)果是將所有不匹配的元件，節(jié)點和端點都列在一個文件之中，并且在電路圖和/或提取的版圖中顯示出來。五、推導(dǎo)N型MOS管線性區(qū)的輸出電阻表達式。(10分) .36)將線性區(qū)公式對VDS進行微分，可求出線性區(qū)的輸出電阻（即溝道電阻），微分后得到輸出電導(dǎo)： 求倒數(shù)后得到溝道電阻RC，它近似為：六、對全互補標準CMOS邏輯兩輸入端“與非門”（15分）畫出電路圖寫出布爾邏輯關(guān)系式F=寫出傳輸邏輯關(guān)系式寫出電路的SPICE語言描述（柵長取1微米，柵寬取大于1微米合適參數(shù)，NMOS模型名NM1,PMOS模型名PM1,注意NMOS與PMOS的不同驅(qū)動能力）畫出基本版圖七、構(gòu)思一個基本電路如一個放大器,畫出電路圖,編寫SPICE輸入文件,執(zhí)行分析,觀察結(jié)果。（15分）圖2.titleCH6-4 .include“models.sp” .globalvdd M1outin00nmosw=5ul=1.0u M2outinvddvddpmosw=5ul=1.0u Vccvdd05 Vinin0sin(0110G1ps0) .trans0.01u4u .printtransv(out) .end八、用Verilog語言編寫RS觸發(fā)器和D觸發(fā)器的程序。（15分）同步RS觸發(fā)器modulers_ff(clk,r,s,q,qb);inputr,s,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）begincase({r,s})2’b00:q<=0；2’b01:q<=1;2’b10:q<=0;2’b11:q<=1’bx;endcaseendendmodule同步D觸發(fā)器modul