集成電路設(shè)計(jì)（第4版） 試題及答案 作業(yè)8

CH81．說(shuō)明版圖與電路圖的關(guān)系。 版圖（Layout）是集成電路設(shè)計(jì)者將設(shè)計(jì)、模擬和優(yōu)化后的電路轉(zhuǎn)化成為一系列的幾何圖形，它包含了集成電路尺寸、各層拓?fù)涠x等器件相關(guān)的物理信息數(shù)據(jù)。版圖與電路圖是一一對(duì)應(yīng)的，包括元件對(duì)應(yīng)以及結(jié)點(diǎn)連線對(duì)應(yīng)。2．說(shuō)明版圖層、掩膜層與工序的關(guān)系。 集成電路制造廠家根據(jù)版圖中集成電路尺寸、各層拓?fù)涠x等器件相關(guān)的物理信息數(shù)據(jù)來(lái)制造掩膜。根據(jù)復(fù)雜程度，不同工藝需要的一套掩膜可能有幾層到十幾層。一層掩膜對(duì)應(yīng)于一種工藝制造中的一道或數(shù)道工序。掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層尺寸直接相關(guān)。3．說(shuō)明設(shè)計(jì)規(guī)則與工藝制造的關(guān)系。 由于器件的物理特性和工藝限制，芯片上物理層的尺寸對(duì)版圖的設(shè)計(jì)有著特定的規(guī)則，這些規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點(diǎn)和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。4．設(shè)計(jì)規(guī)則主要包括哪幾種幾何關(guān)系？ 設(shè)計(jì)規(guī)則主要包括各層的最小寬度、層與層之間的最小間距以及最小交疊等。5．集成電阻有哪些類(lèi)型？常見(jiàn)的集成電阻有：多晶硅電阻、阱電阻、MOS管電阻、導(dǎo)線電阻等。6．集成電路中電容有什么作用？有哪些類(lèi)型？電容是集成電路中最基本的無(wú)源元件之一，是電源濾波電路、信號(hào)濾波電路、開(kāi)關(guān)電容電路中必不可少的元件。根據(jù)結(jié)構(gòu)的不同，可以分為多晶硅-擴(kuò)散區(qū)電容、多晶硅-多晶硅電容、MOS電容、夾心電容等。7.為提高電路性能在版圖設(shè)計(jì)中要注意哪些準(zhǔn)則？ （1）匹配設(shè)計(jì) （2）抗干擾設(shè)計(jì) （3）寄生優(yōu)化設(shè)計(jì) （4）可靠性設(shè)計(jì)8.簡(jiǎn)述產(chǎn)生隨機(jī)失配和系統(tǒng)失配的原因，以及分別減小兩種失配的方法。隨機(jī)失配是指由于元器件的尺寸、摻雜濃度、氧化層厚度等影響元器件特性的參量發(fā)生微觀波動(dòng)所引起的失配，這種失配可以通過(guò)選擇合適的元器件值和尺寸來(lái)減小。系統(tǒng)失配是指由于工藝偏差、接觸孔電阻、擴(kuò)散區(qū)之間的相互影響、機(jī)械壓力和溫度梯度、工藝參數(shù)梯度等引起的元器件失配，這種失配可以通過(guò)版圖設(shè)計(jì)技術(shù)來(lái)降低。9.抗干擾設(shè)計(jì)有哪些方法？數(shù)?；旌想娐返陌鎴D中，解決信號(hào)串繞問(wèn)題有多種措施：首先，可以將模擬和數(shù)字電源地的分離；其次，模擬電路和數(shù)字電路、模擬總線和數(shù)字總線應(yīng)盡量分開(kāi)而不交叉混合；再次，根據(jù)各模擬單元的重要程度，決定其與數(shù)字部分的間距的大小次序。加濾波電容：電源線上和版圖空余地方可填加MOS電容進(jìn)行電源濾波，對(duì)模擬電路中的偏置電壓和參考電壓加多晶電容進(jìn)行濾波。10.什么叫天線效應(yīng)？怎樣避免天線效應(yīng)？金屬M(fèi)2過(guò)渡來(lái)實(shí)現(xiàn)，在金屬M(fèi)1的腐蝕過(guò)程中，金屬M(fèi)2沒(méi)有加工，因此直接連接到晶體管柵極的金屬M(fèi)1的面積大大減小，避免了M1所引起的天線效應(yīng)。11.什么叫Latch-Up效應(yīng)？怎樣避免？標(biāo)準(zhǔn)CMOS工藝的器件結(jié)構(gòu)隱含著一個(gè)PNPN閂鎖夾層，寄生了一個(gè)水平NPN晶體管和垂直P(pán)NP晶體管，形成寄生效應(yīng)的等效電路圖。Latch-Up效應(yīng)在正常條件下，該結(jié)構(gòu)中所有的PN結(jié)都處于反偏狀態(tài)，因此兩個(gè)寄生雙極型晶體管都不導(dǎo)通，對(duì)電路的正常工作沒(méi)有影響。但如果由于某種原因使得兩個(gè)晶體管進(jìn)入有源工作區(qū)，所示電路又形成一個(gè)很強(qiáng)的正反饋，則寄生雙極型晶體管將導(dǎo)通大量的電流，致使電路無(wú)法正常工作，這種現(xiàn)象被稱(chēng)為L(zhǎng)atch-Up效應(yīng)。為了防止Latch-Up效應(yīng)，常用的辦法是在版圖設(shè)計(jì)時(shí)，盡可能減小電阻R1、R2的阻值和兩個(gè)雙極型晶體管的電流放大倍數(shù)。12．集成電路的版圖驗(yàn)證工具主要有哪些？版圖驗(yàn)證工具主要有：Diva/Assura/Calibre/dracula13．什么是LVS？LVS作用是什么？LVS是版圖與電路圖的一致性檢查（LVS，Layoutvs.Schematic），通過(guò)LVS，將所有元器件的參數(shù)，所有網(wǎng)絡(luò)的節(jié)點(diǎn)，元件到節(jié)點(diǎn)及節(jié)點(diǎn)到元器件的關(guān)系一一掃描并進(jìn)行比較。輸出的結(jié)果是將所有不匹配的元器件、節(jié)點(diǎn)和端點(diǎn)都列在一個(gè)文件之中，并在電路圖和提取的版圖中顯示出來(lái)。14．版圖設(shè)計(jì)中整體布局有哪些注意事項(xiàng)？ （1）布局圖應(yīng)盡可能與功能框圖或電路圖一致，然后根據(jù)模塊的面積大小進(jìn)行調(diào)整。 （2）設(shè)計(jì)布局圖的一個(gè)重要的任務(wù)是安排焊盤(pán)。一個(gè)設(shè)計(jì)好的集成電路應(yīng)該有足夠的焊盤(pán)來(lái)進(jìn)行信號(hào)的輸入/輸出和連接電源電壓及地線。 （3）集成電路必須是可測(cè)的。最后的測(cè)試都是將芯片上的輸入/輸出焊盤(pán)和測(cè)試探針或封裝線連接起來(lái)。15．版圖設(shè)計(jì)中元件布局布線方面有哪些注意事項(xiàng)？ （1）金屬連線的寬度是版圖設(shè)計(jì)必須考慮的問(wèn)題。 （2）應(yīng)確保電路中各處電位相同。芯片內(nèi)部的電源線和地線應(yīng)全部連通，對(duì)于襯底應(yīng)該保證良好的接地。 （3）對(duì)高頻信號(hào)，盡量減少寄生電容的干擾，對(duì)直流信號(hào)，盡量利用寄生電容來(lái)旁路掉直流信號(hào)中的交流成分從而穩(wěn)定直流。 （4）對(duì)于電路中較長(zhǎng)的走線，要考慮到電阻效應(yīng)。為防止寄生大電阻對(duì)電路性能的影響，電路中盡量不走長(zhǎng)線。16.簡(jiǎn)述用cadence軟件進(jìn)行全定制IC設(shè)計(jì)的流程。 Ⅰ原理圖建庫(kù)；建底層單元；電