數(shù)字邏輯及電路復習題及答案

〃數(shù)字邏輯與電路〃復習題

第一章數(shù)字邏輯根底（數(shù)制與編碼）

一、選擇題

1.以下代碼中為無權碼的為

A.8421BCD碼B.5421BCD碼C.余三碼D.格雷碼

2.以下代碼中為恒權碼的為j

A.8421BCD碼B.5421BCD碼C,余三碼D.格雷碼

3.一位十六進制數(shù)可以用工位二進制數(shù)來表示。

A.1B.2C,4D.16

4.十進制數(shù)25用8421BCD碼表示為B。

A.10101B.00100101C.100101D.10101

5.在一個8位的存儲單元中，能夠存儲的最大無符號整數(shù)是CD。

A.(256)10B.(127)10C.(FF)16D.(255〕10

6.與十進制數(shù)153.5〕I。等與的數(shù)或代碼為ABCD。

A.(01010011.010D8421BCDB.(35.8)16C.(110101.1)2D.(65.4)8

7.與八進制數(shù)(47.3)s等值的數(shù)為：ABo

A.(100111.011)2B.(27.6)16C.(27.3)16D.(100111.11)2

8.常用的BCD碼有CD。

A.奇偶校驗碼B.格雷碼C.8421碼D.余三碼

二、判斷題（正確打錯誤的打X）

1.方波的占空比為0.5。［J）

2.8421碼1001比0001大。（義）

3.數(shù)字電路中用和〃0〃分別表示兩種狀態(tài)，二者無大小之分。（V）

4.格雷碼具有任何相鄰碼只有一位碼元不同的特性。（V〕

5.八進制數(shù)［17）8比十進制數(shù)［17）小。（V）

6.當傳送十進制數(shù)5時，在8421奇校驗碼的校驗位上值應為1。U）

7.十進制數(shù)（9）比十六進制數(shù)（9）16小。（X）

8.當8421奇校驗碼在傳送十進制數(shù)（8）K,時，在校驗位上出現(xiàn)了1時，說明在傳送過

程中出現(xiàn)了錯誤。（V）

三、填空題

1.數(shù)字信號的特點是在時間上和幅值上都是斷續(xù)變化的,其高電平和低電平常用」

和0來表示。

2.分析數(shù)字電路的主要工具是邏輯代數(shù)，數(shù)字電路又稱作邏輯電路。

3.在數(shù)字電路中，常用的計數(shù)制除十進制外，還有二進制、八進制、十六

進制。

4.常用的BCD碼有8421BCD碼、2421BCD碼、5421BCD碼、余三碼等。

常用的可靠性代碼有格雷碼、奇偶校驗碼。

5.(10110010.1011)2=(262.54)8=(B2,B)16

6.(35.4)8=(11101,1)2=(29.5)10=(1D.8)16=(0010

1001.0101)8421BCD

7.(39.75)10=(100111.11)=(47.6)s=(27.C)16

8.(5E.C)16=(1011110,11)2=(136.6).=(94,75)10=(10010100.0111

0101)8421BCD

9.(01111000)842皿=(1001110)2=(116)s=(78)10=

(4E)16

四、思考題

1.在數(shù)字系統(tǒng)中為什么要采用二進制？

因為數(shù)字信號有在時間和幅值上離散的特點，它正好可以用二進制的1和0來表示

兩種不同的狀態(tài)。

2.格雷碼的特點是什么？為什么說它是可靠性代碼？

格雷碼的任意兩組相鄰代碼之間只有一位不同，其余各位都一樣，它是一種循環(huán)碼。

這個特性使它在形成和傳輸過程中可能引起的錯誤較少，因此稱之為可靠性代碼。

3.奇偶校驗碼的特點是什么？為什么說它是可靠性代碼？

奇偶校驗碼可校驗二進制信息在傳送過程中1的個數(shù)為奇數(shù)還是偶數(shù)，從而發(fā)現(xiàn)可

能出現(xiàn)的錯誤。

第一章數(shù)字邏輯根底(函數(shù)與化簡)

一、選擇題

1.以下表達式中符合邏輯運算法則的是D

A.C-C=C2B.1+1=10C,0<lD.A+l=l

2.邏輯變量的取值1和0可以表示：ABCDO

A.開關的閉合、斷開B.電位的高、低C.真與假D.電流的有、無

3.當邏輯函數(shù)有n個變量時，共有2個變量取值組合？

A.nB.2nC.n2D.2n

4.邏輯函數(shù)的表示方法中具有唯一性的是」

A.真值表B.表達式C.邏輯圖D.卡諾圖

5.F=AB+BD+CDE+AD=AC□

A.AB+DB.（A+B）DC.（A+D）（B+D）D.（A+D）（B+D）

6.邏輯函數(shù)F=A十（A十3）=A

A.BB.AC.A十BD.入①8

7.求一個邏輯函數(shù)F的對偶式，可將F中的ACD。

A.〃?〃換成〃+〃，〃+"換成

B.原變量換成反變量，反變量換成原變量

C.變量不變

D.常數(shù)中〃0”換成〃1〃，換成〃0〃

E.常數(shù)不變

8.A+BC=Co

A、A+BB、A+CC、（A+B）（A+C）D、B+C

9.在何種輸入情況下，〃與非〃運算的結果是邏輯0。D

A.全部輸入是0B.任一輸入是0C.僅一輸入是0D.全部輸入是1

10.在何種輸入情況下，〃或非〃運算的結果是邏輯0。BCD

A.全部輸入是0B.全部輸入是1C.任一輸入為0,其他輸入為1D.任一輸入為1

二、判斷題（正確打一,錯誤的打X）

1.邏輯變量的取值，I比0大。（X）。

2.異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。（一）。

3.假設兩個函數(shù)具有一樣的真值表，則兩個邏輯函數(shù)必然相等。（/

4.因為邏輯表達式A+B+AB=A+B成立，所以AB=0成立。（X）

5.假設兩個函數(shù)具有不同的真值表，則兩個邏輯函數(shù)必然不相等。

6.假設兩個函數(shù)具有不同的邏輯函數(shù)式，則兩個邏輯函數(shù)必然不相等。（X〕

7.邏輯函數(shù)兩次求反則復原，兩次作對偶式變換也復原為它本身。（J）

8.邏輯函數(shù)丫=人Z+；^+三C+Bd已是最簡與或表達式。（X）

9.因為邏輯表達式AZ+'B+AB=A+B+AB成立，所以AE+，B=A+B成立。（X）

10.對邏輯函數(shù)Y=AZ+入B+ZC+BQ利用代入規(guī)則，令A=BC代入，得Y=

BCB+BCB+BC+BC=BC+BC（X）

三、填空題

1.邏輯代數(shù)又稱為布爾代數(shù)。最根本的邏輯關系有與、或、非三種。常用

的導出邏輯運算為與非、或非、與或非、同或、異或。

2.邏輯函數(shù)的常用表示方法有邏輯表達式、真值表、邏輯圖。

3.邏輯代數(shù)中與普通代數(shù)相似的定律有交換律、分配律、結合律。摩

根定律又稱為反演定律。

4.邏輯代數(shù)的三個重要規(guī)則是代入規(guī)則、對偶規(guī)則、反演規(guī)則。

5.邏輯函數(shù)F=K+B+1D的反函數(shù)A否（C+.）。

6.邏輯函數(shù)F=A（B+C〕」的對偶函數(shù)是A+BC+°。

7.添加項公式AB+NC+BC=AB+，C的對偶式為（A+B）（彳+C）（BY）=（A+B）（-+C）。

8.邏輯函數(shù)F=入96萬+A+B+C+D=_」o

9.邏輯函數(shù)F=A5+羸+通+A8=0。

10.函數(shù)的對偶式為G+豆二/，則它的原函數(shù)為三1三五三_。

四、思考題

1.邏輯代數(shù)與普通代數(shù)有何異同？

都有輸入、輸出變量，都有運算符號，且有形式上相似的*些定理，但邏輯代數(shù)的取

值只能有0和1兩種，而普通代數(shù)不限，且運算符號所代表的意義不同。

2.邏輯函數(shù)的三種表示方法如何相互轉換？

通常從真值表容易寫出標準最小項表達式，從邏輯圖易于逐級推導得邏輯表達式，從

與或表達式或最小項表達式易于列出真值表。

3.為什么說邏輯等式都可以用真值表證明？

因為真值表具有唯一性。

4.對偶規(guī)則有什么用處？

可使公式的推導和記憶減少一半，有時可利于將或與表達式化簡。

第二章邏輯門電路

一、選擇題

1.三態(tài)門輸出高阻狀態(tài)時，ABD是正確的說法。

A.用電壓表測量指針不動B.相當于懸空C.電壓不高不低D.測量電阻指針不動

2.以下電路中可以實現(xiàn)〃線與〃功能的有CD0

A.與非門B.三態(tài)輸出門C.集電極開路門D.漏極開路門

3.以下電路中常用于總線應用的有A。

A.TSLHB.0C門C.漏極開路門D.CMOS與非門

4.邏輯表達式Y=AB可以用C實現(xiàn)。

A.或門B.非門C.與門

5.在正邏輯系統(tǒng)中TTL電路的以下輸入中上旦^_相當于輸入邏輯。

A,懸空B.經2.7kQ電阻接電源C.經2.7kQ電阻接地D.經510Q電阻接地

6.對于TTL與非門閑置輸入端的處理，可以ABD。

A.接電源B.通過電阻3k。接電源C.接地D.與有用輸入端并聯(lián)

7.要使TTL與非門工作在轉折區(qū)，可使輸入端對地外接電阻RiC。

A.>RONB.<ROFFC.ROFF<RI<ROND.>R0FF

二、判斷題（正確打一,錯誤的打x）

1.TTL與非門的多余輸入端可以接高電平Vcc。（《〕

2.當TTL與非門的輸入端懸空時相當于輸入為邏輯1?！?/p>

3.普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會損壞器件。

4.兩輸入端四與非門器件74LS00與7400的邏輯功能完全一樣。

5.CMOS或非門與TTL或非門的邏輯功能完全一樣。

6.三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。（X〕

7.TTL集電極開路門輸出為1時由外接電源和電阻提供輸出電流。（一〕

8.一般TTL門電路的輸出端可以直接相連，實現(xiàn)線與。（X）

9.CMOS0D門（漏極開路門〕的輸出端可以直接相連，實現(xiàn)線與。

10.TTL0C門（集電極開路門〕的輸出端可以直接相連，實現(xiàn)線與。

三、填空題

1.集電極開路門的英文縮寫為OC門,工作時必須外加電源和負載。

2.0C門稱為集電極開路門門,多個0C門輸出端并聯(lián)到一起可實現(xiàn)線與功能。

3.TTL與非門電壓傳輸特性曲線分為飽和區(qū)、轉折區(qū)、線性區(qū)、截止區(qū)。

第三章組合邏輯電路

一、選擇題

1.以下表達式中不存在競爭冒險的有CD。

A.Y=B+ABB.Y=AB+BCC.Y=ABC+ABD.Y=（A+B）A5

2.假設在編碼器中有50個編碼對象，則要求輸出二進制代碼位數(shù)為B位。

A.5B.6C.10D.50

3.一個16選1的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有上個。

A.1B.2C.4D.16

4.以下各則等式中無冒險現(xiàn)象細數(shù)式有上。

A.F=JC+AC+ABBF=AC+BC+AB

C.F=AC+BC+AB+ABDF=~BC+AC+AB+BC+AB+AC

E.F=BC+AC+AB+AB

5.函數(shù)廠=就+45+,心，當變量的取值為ACD時,將出現(xiàn)冒險現(xiàn)象。

A.B=C=1B.B=C=0C.A=1,C=0D.A=0,B=0

6.四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入*i和地址碼Ai之間的邏輯表達式為Y=

A_o

A.AiAQXQ+AIA0X,J+AJAQX2+AJAQXJB.AiAoXgC.AiAQX^D.AQX3

7.一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有上一個。

A.1B.2C.3D.4E.8

8.在以下邏輯電路中，不是組合邏輯電路的有D。

A.譯碼器B.編碼器C.全加器D.存放器

9.八路數(shù)據(jù)分配器，其地址輸入端有C個。

A.1B.2C.3D.4E.8

10.組合邏輯電路消除競爭冒險的方法有AB。

修改邏輯設計B.在輸出端接入濾波電容

C.后級加緩沖電路D.屏蔽輸入信號的尖峰干擾

二、判斷題（正確打一,錯誤的打X）

1.優(yōu)先編碼器的編碼信號是相互排斥的，不允許多個編碼信號同時有效。lx）

2.編碼與譯碼是互逆的過程。

3.二進制譯碼器相當于是一個最小項發(fā)生器，便于實現(xiàn)組合邏輯電路。

4.半導體數(shù)碼（LED）顯示器的工作電流大，每筆劃約10mA左右，因此，需要考慮電流

驅動能力問題。

5.共陰接法LED數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅動。［一）

6.數(shù)據(jù)選擇器和數(shù)據(jù)分配器的功能正好相反，互為逆過程。

7.用數(shù)據(jù)選擇器可實現(xiàn)時序邏輯電路。（X〕

8.組合邏輯電路中產生競爭冒險的主要原因是輸入信號受到尖峰干擾。（x）

三、填空題

1.LED數(shù)碼顯示器的部接法有兩種形式：共陰接法和共陽接法。

2.對于共陽接法的LED數(shù)碼顯示器，應采用低電平電平驅動的七段顯示譯碼器。

3.消除意爭冒險的方法有修改邏輯設計、接入濾波電容、加選通脈

過____等。

第四章時序邏輯電路（觸發(fā)器）

一、選擇題

1.N個觸發(fā)器可以構成能存放一位二進制數(shù)碼的存放器。

A.N-lB,NC.N+lD.2N

2.一個觸發(fā)器可記錄一位二進制代碼，它有C個穩(wěn)態(tài)。

A.0B.1C.2D.3E.4

3.存儲8位二進制信息要』一個觸發(fā)器。

A.2B.3C.4D.8

4.對于T觸發(fā)器，假設原態(tài)Qn=O,欲使新態(tài)Qn+l=l,應使輸入T=BD。

A.0B.1C.QD.Q

5.對于T觸發(fā)器，假設原態(tài)Qn=1,欲使新態(tài)Qn+1=1,應使輸入士AD0

A.0B.1C.QD.Q

6.對于D觸發(fā)器，欲使Qn+l=Qn,應使輸入D=C。

A.0B.1C.QD.Q

7.對于JK觸發(fā)器，假設尸K,則可完成口觸發(fā)器的邏輯功能。

A.RSB.DC.TD.T/

8.欲使JK觸發(fā)器按Qn+l=Qn工作，可使JK觸發(fā)器的輸入端ABDE。

A.J=K=OB.J=Q,K=OC.J=O,K=QD.J=Q,K=0E.J=0,K=?

9.欲使JK觸發(fā)器按Qn+l=On工作，可使JK觸發(fā)器的輸入端ACDE。

A.J=K=1B.J=Q,K=OC.J=?,K=QD.J=Q,K=1E.J=l,K=Q

10.欲使JK觸發(fā)器按Qn+l=0工作，可使JK觸發(fā)器的輸入端BCD。

A.J=K=1B.J=Q,K=QC.J=Q,K=1D.J=0,K=1E.J=K=1

11.欲使JK觸發(fā)器按Qn+l=l工作，可使JK觸發(fā)器的輸入端BCE。

A.J=K=1B.J=l,K=0C.J=K=QD.J=K=0E.J=?,K=0

12.欲使D觸發(fā)器按Qn+l=0n工作，應使輸入D=D。

A.0B.1C.QD.Q

13.以下觸發(fā)器中，沒有約束條件的是D。

A.根本RS觸發(fā)器B.主從RS觸發(fā)器C.同步RS觸發(fā)器D.邊沿D觸發(fā)器

14.描述觸發(fā)器的邏輯功能的方法有ABCD。

A.狀態(tài)轉換真值表B.特性方程C.狀態(tài)轉換圖D.狀態(tài)轉換卡諾圖

15.為實現(xiàn)將JK觸發(fā)器轉換為D觸發(fā)器，應使A。

A.J=D,K=DB.K=D,J=DC.J=K=DD.J=K=D

二、判斷題（正確打一,錯誤的打X）

1.D觸發(fā)器的特性方程為Qn+1=D,與Qn無關，所以它沒有記憶功能。（X）

2.RS觸發(fā)器的約束條件RS=O表示不允許出現(xiàn)R=S=1的輸入。

3.主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全一樣。

4.假設要實現(xiàn)一個可暫停的一位二進制計數(shù)器，控制信號A=0計數(shù)，A=1保持，可選

用T觸發(fā)器，且令T=A。（X）

5.由兩個TTL或非門構成的根本RS觸發(fā)器，當R=S=O時，觸發(fā)器的狀態(tài)為不定（X）。

6.對邊沿JK觸發(fā)器，在CP為高電平期間，當J=K=1時，狀態(tài)會翻轉一次。（X）

三、填空題

1.觸發(fā)器有2個穩(wěn)態(tài),存儲8位二進制信息要工個觸色器。_

_2.一個根本RS觸發(fā)器在正常工作時，它的約束條件是A+?=l,則它不允許輸入

且＞=_0_的信號。

3.觸發(fā)器有兩個互補的輸出端Q、Q,定義觸發(fā)器的1狀態(tài)為Q=l、O=0,0狀態(tài)為Q=0、

Q=l,可見觸發(fā)器的狀態(tài)指的是Q端的狀態(tài)。

4.一個根本RS觸發(fā)器在正常工作時，不允許輸入R=S=1的信號，因此它的約束條件

是RS二0。

第四章時序邏輯電路（分析與設計）

一、選擇題

1.同步計數(shù)器和異步計數(shù)器比擬，同步計數(shù)器的顯著優(yōu)點是5_。

A.工作速度高B.觸發(fā)器利用率高C.電路簡單D.不受時鐘CP控制。

2.把一個五進制計數(shù)器與一個四進制計數(shù)器串聯(lián)可得到上進制計數(shù)器。

A.4B.5C.9D.20

3.以下邏輯電路中為時序邏輯電路的是C。

A.譯碼器B.加法器C.數(shù)碼存放器D.數(shù)據(jù)選擇器

4.N個觸發(fā)器可以構成最大計數(shù)長度〔進制數(shù)）為D的計數(shù)器。

A.NB.2NC.N2D.2N

5.N個觸發(fā)器可以構成能存放B位二進制數(shù)碼的存放器。

A.N-lB.NC.N+lD.2N

6.五個D觸發(fā)器構成環(huán)形計數(shù)器，其計數(shù)長度為A。

A.5B.10C.25D.32

7.同步時序電路和異步時序電路比擬，其差異在于后者B。

A.沒有觸發(fā)器B.沒有統(tǒng)一的時鐘脈沖控制

C.沒有穩(wěn)定狀態(tài)D.輸出只與部狀態(tài)有關

8.一位8421BCD碼計數(shù)器至少需要工個觸發(fā)器。

A.3B.4C.5D.10

9.欲設計0,1,2,3,4,5,6,7這幾個數(shù)的計數(shù)器，如果設計合理，采用同步二進

制計數(shù)器，最少應使用B級觸發(fā)器。

A.2B.3C.4D.8

10.8位移位存放器，串行輸入時經。個脈沖后，8位數(shù)碼全部移入存放器中。

A.1B.2C.4D.8

11.用二進制異步計數(shù)器從。做加法，計到十進制數(shù)178,則最少需要D個觸發(fā)器。

A.2B.6C.7D.8E.10

12.*移位存放器的時鐘脈沖頻率為lOOKHz,欲將存放在該存放器中的數(shù)左移8位，完

成該操作需要B時間。

A.10/zSB.80/zSC.100/zSD.800ms

13.假設用JK觸發(fā)器來實現(xiàn)特性方型為十+1=AQ-+AB,則JK端的方程為AB。

A.J=AB,K=A7BB.J=AB,K=ABC.J=Q,K=ABD.J=屈，K=AB

14.假設要設計一個脈沖序列為1101001110的序列脈沖發(fā)生器，應選用C個觸發(fā)

器。

A.2B.3C.4D.10

二、判斷題（正確打一,錯誤的打X）

1.同步時序電路由組合電路和存儲器兩局部組成。

2.組合電路不含有記憶功能的器件。

3.時序電路不含有記憶功能的器件。［X）

4.同步時序電路具有統(tǒng)一的時鐘CP控制。

5.異步時序電路的各級觸發(fā)器類型不同。（X）

6.環(huán)形計數(shù)器在每個時鐘脈沖CP作用時，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。（X）

7.環(huán)形計數(shù)器如果不作自啟動修改，則總有孤立狀態(tài)存在。

8.計數(shù)器的模是指構成計數(shù)器的觸發(fā)器的個數(shù)。（X〕

9.計數(shù)器的模是指對輸入的計數(shù)脈沖的個數(shù)。（X）

10.D觸發(fā)器的特征方程，T=D,而與Q"無關，所以，D觸發(fā)器不是時序

電路。［X）

11.在同步時序電路的設計中，假設最簡狀態(tài)表中的狀態(tài)數(shù)為2',而又是用N級觸發(fā)

器來實現(xiàn)其電路，則不需檢查電路的自啟動性。

12.把一個5進制計數(shù)器與一個10進制計數(shù)器串聯(lián)可得到15進制計數(shù)器。（X）

13.同步二進制計數(shù)器的電路比異步二進制計數(shù)器復雜，所以實際應用中較少使用同

步二進制計數(shù)器。（X〕

14.利用反應歸零法獲得N進制計數(shù)器時，假設為異步置零方式，則狀態(tài)SN只是短暫

的過渡狀態(tài)，不能穩(wěn)定而是立刻變?yōu)?狀態(tài)。

三、填空題

1.存放器按照功能不同可分為兩類：移位存放器和數(shù)碼存放器。

2.數(shù)字電路按照是否有記憶功能通?？煞譃閮深悾航M合邏輯電路、時序

邏輯電路。

3.由四位移位存放器構成的順序脈沖發(fā)生器可產生個順序脈沖。

4.時序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時鐘控制分為此匕時序電路和金步

時序電路。

第五章半導體存儲器

一、選擇題

1.一個容量為1KX8的存儲器有BD個存儲單元。

A.8B.8KC.8000D.8192

2.要構成容量為4KX8的RAM,需要D片容量為256X4的RAM。

A.2B.4C,8D.32

3.尋址容量為16Kx8的RAM需要C根地址線。

A.4B.8C.14D.16E.16K

4.假設RAM的地址碼有8位，行、列地址譯碼器的輸入端都為4個，則它們的輸出線

（即字線+位線〕共有C條。

A.8B.16C.32D.256

5.*存儲器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲器的容量為C。

A.8X3B.8KX8C.256X8D.256X256

6.采用對稱雙地址構造尋址的1024X1的存儲矩陣有金

A.10行10列B.5行5列C.32行32列D.1024行1024列

7.隨機存取存儲器具有功能。

A.讀/寫B(tài).無讀/寫C.只讀D.只寫

8.欲將容量為128X1的RAM擴展為1024X8,則需要控制各片選端的輔助譯碼器的

輸出端數(shù)為D。

A.1B.2C.3D.8

9.欲將容量為256X1的RAM擴展為1024X8,則需要控制各片選端的輔助譯碼器的

輸入端數(shù)為上。

A.4B.2C.3D.8

10.只讀存儲器ROM在運行時具有上—功能。

A,讀/無寫B(tài).無讀/寫C.讀/寫D.無讀/無寫

11.只讀存儲器ROM中的容，當電源斷掉后又接通，存儲器中的容D。

A.全部改變B.全部為0C.不可預料D.保持不變

12.隨機存取存儲器RAM中的容，當電源斷掉后又接通，存儲器中的容C。

A.全部改變B.全部為1C.不確定D.保持不變

13.一個容量為512X1的靜態(tài)RAM具有A。

A.地址線9根，數(shù)據(jù)線1根B.地址線1根，數(shù)據(jù)線9根

C.地址線512根，數(shù)據(jù)線9根D.地址線9根，數(shù)據(jù)線512根

14.用假設干RAM實現(xiàn)位擴展時，其方法是將ACD相應地并聯(lián)在一起。

A.地址線B.數(shù)據(jù)線C.片選信號線D.讀/寫線

15.PROM的與陣列（地址譯碼器）是顯。

A.全譯碼可編程陣列B.全譯碼不可編程陣列

C.非全譯碼可編程陣列D.非全譯碼不可編程陣列

二、判斷題（正確打錯誤的打X）

1.實際中，常以字數(shù)和位數(shù)的乘積表示存儲容量。

2.RAM由假設干位存儲單元組成，每個存儲單元可存放一位二進制信息。

3.動態(tài)隨機存取存儲器需要不斷地刷新，以防止電容上存儲的信息喪失。

4.用2片容量為16Kx8的RAM構成容量為32Kx8的RAM是位擴展。（X）

5.所有的半導體存儲器在運行時都具有讀和寫的功能。（X〕

6.ROM和RAM中存入的信息在電源斷掉后都不會喪失。（X）

7.RAM中的信息，當電源斷掉后又接通，則原存的信息不會改變。（X）

8.存儲器字數(shù)的擴展可以利用外加譯碼器控制數(shù)個芯片的片選輸入端來實現(xiàn)。

9.PROM的或陣列（存儲矩陣〕是可編程陣列。（

10.ROM的每個與項（地址譯碼器的輸出〕都一定是最小項。（V）

第七章AD-DA習題

一、選擇題

1.一個無符號8位數(shù)字量輸入的DAC,其分辨率為D位。

A.1B.3C.4D.8

2.一個無符號10位數(shù)字輸入的DAC,其輸出電平的級數(shù)為CD。

A.4B.10C.1024D.210

3.一個無符號4位權電阻DAC,最低位處的電阻為40KQ