大學《數(shù)字電路與邏輯設(shè)計》期末試卷含答案

大學《數(shù)字電路與邏輯設(shè)計》試題考試注意事項一、學生參加考試須帶學生證或?qū)W院證明，未帶者不準進入考場。學生必須按照監(jiān)考教師指定座位就坐。二、書本、參考資料、書包等與考試無關(guān)的東西一律放到考場指定位置。三、學生不得另行攜帶、使用稿紙，要遵守《北京郵電大學考場規(guī)則》，有考場違紀或作弊行為者，按相應(yīng)規(guī)定嚴肅處理。四、學生必須將答題內(nèi)容做在試卷上，草稿紙上一律無效。地方不夠時做在背面，并在前面標明?？荚囌n程數(shù)字電路與邏輯設(shè)計考試時間題號一二三四五六七八九總分滿分308101010661010100得分閱卷教師 一、選擇、填空、判斷題（30分，每空1分）和CMOS相比，ECL最突出的優(yōu)勢在于D?？煽啃愿連.抗干擾能力強功耗低D.速度快三極管的飽和深度主要影響其開關(guān)參數(shù)中的C。延遲時間tdB.上升時間C.存儲時間tsD.下降時間用或非門組成的基本RS觸發(fā)器的所謂“狀態(tài)不確定”是發(fā)生在R、S上加入信號D。R=0,S=0B.R=0,S=1C.R=1,S=0D.R=1,S=1具有檢測傳輸錯誤功能的編碼是：C。A.格雷碼 B.余3碼 C.奇偶校驗碼運用邏輯代數(shù)的反演規(guī)則，求函數(shù)F=AB+(CD+EG)A.A+BC+DE+G BC.A下列敘述中錯誤的有：C。A.邏輯函數(shù)的標準積之和式具有唯一性。B.邏輯函數(shù)的最簡形式可能不唯一。C.任意兩不同的最小項之和恒等于1。函數(shù)F=(A+B+C)(A+D)(C+D)(B+D+E)的A.F=(A+B+B.FC.F=AB邏輯函數(shù)FA,B,C,D=(1,3,4,5,6,8,9,12,14)，判斷當輸入變量ABCD分別從(1)01101100，(2)11111010時是否存在功能冒險：A.存在，存在 B.不存在，存在 C.不存在，不存在對于K＝3的M序列發(fā)生器，反饋函數(shù)為Q2⊕Q0，則產(chǎn)生M序列：C。1010100 B.1110101 C.1110100在進行異步時序電路的分析時，由于各個觸發(fā)器的時鐘信號不同，因此我們應(yīng)該把時鐘信號引入觸發(fā)器的特征方程，對于D觸發(fā)器，正確的是：A。A. B. C.集電極開路與非門(OC門)的輸出端可以直接相連實現(xiàn)線連接邏輯，這種線連接邏輯是：C。A.線或 B.與非 C.線與各種A/D轉(zhuǎn)換器電路類型中轉(zhuǎn)換速度最快的是A。并聯(lián)比較型B.逐次漸進型C.雙積分型D.計數(shù)型把串行輸入的數(shù)據(jù)轉(zhuǎn)換為并行輸出的數(shù)據(jù),可以使用B。寄存器B.移位寄存器C.計數(shù)器D.存儲器在進行狀態(tài)編碼時，優(yōu)先級最高的相鄰編碼規(guī)則是A。行相鄰B.列相鄰C.輸出相鄰在數(shù)字系統(tǒng)中8位二進制數(shù)稱為一個字節(jié)，若用一個字節(jié)對信息進行編碼，最多可表示A種信息?256種 B.8種 C.128種卡諾圖有兩個特殊的方格，分別稱為0重心(全0格)和1重心(全1格)，在卡諾圖化簡法中，包含1重心的圈對應(yīng)的乘積項BA．僅包含反變量.B．僅包含原變量.C．既有反變量，又有原變量.模數(shù)轉(zhuǎn)換要經(jīng)過采樣、保持、量化、編碼四個過程，說明保持電路的作用。CA.意義不大，可以省略。B.實現(xiàn)幅度數(shù)字化，用數(shù)字量近似表示模擬量。C.保證在量化編碼期間，輸入信號幅度不變。連續(xù)異或2016個1的結(jié)果是0。八路數(shù)據(jù)分配器，其地址輸入（選擇控制）端有3個。三態(tài)門的三種輸出狀態(tài)為高電平、低電平和高阻態(tài)。有K個D觸發(fā)器構(gòu)成的扭環(huán)計數(shù)器，其有效的計數(shù)狀態(tài)共2k個；而由k個D觸發(fā)器構(gòu)成的環(huán)形計數(shù)器，其不使用的狀態(tài)為___2k-k_________個。若用8K×8位的SRAM芯片MCM6264組成64K×16位的存儲器系統(tǒng)，共需16片芯片。有一個維持阻塞D觸發(fā)器，當時鐘脈沖上升沿到來時，為了保證可靠地接收數(shù)據(jù)D，要求D必須比上升沿提前一段時間出現(xiàn)，這個時間稱為建立時間；時鐘上升沿到來后，仍需D信號維持一段時間，這個時間稱為保持時間。一個8位D/A轉(zhuǎn)換器的最小輸出電壓VLSB=0.01V，當輸入代碼為01001101時，輸出電壓為0.77V。具有n位地址輸入和m位數(shù)據(jù)輸出的EPROM可以產(chǎn)生一組有m個輸出的n變量邏輯函數(shù)。（√）僅由邏輯門構(gòu)成的電路一定是組合邏輯電路。（X）異步計數(shù)器與同步計數(shù)器比較，異步計數(shù)器的主要優(yōu)點之一是工作速度高。（X）主從JK觸發(fā)器，當CP=1期間JK發(fā)生多次變化，則主觸發(fā)器的輸出會隨之發(fā)生多次變化（X）二．（8分）ECL門多輸出函數(shù)設(shè)計試用兩個ECL門（或和或非輸出端均為雙輸出）如圖2.1所示，利用ECL門的線或功能，不加任何外置門電路，在圖上通過連接實現(xiàn)四輸出函數(shù)：F1=A?B,圖2.1答案：評分：某個輸出正確給2分（其他方案酌情扣分）三．（10分）異步時序電路的分析分析圖3.1所示的異步計數(shù)器，按照圖3.1的形式寫出觸發(fā)器的激勵方程；寫出觸發(fā)器的狀態(tài)方程；畫出狀態(tài)轉(zhuǎn)移表和狀態(tài)轉(zhuǎn)移圖；說明是幾進制的計數(shù)器。圖3.1狀態(tài)轉(zhuǎn)移表000001010011100101110111狀態(tài)轉(zhuǎn)移圖答案：根據(jù)電路，觸發(fā)器的激勵方程為：（2分）觸發(fā)器的狀態(tài)方程為：（2分）狀態(tài)轉(zhuǎn)移表（2分）000001001010010011011100100000101001110010111011狀態(tài)轉(zhuǎn)移圖（2分）該電路為五進制計數(shù)器。（2分）四．(10分）同步時序邏輯電路的設(shè)計用D觸發(fā)器和門電路設(shè)計一個三位循環(huán)碼計數(shù)器，其編碼表及轉(zhuǎn)換順序如表4.1所示。1.根據(jù)狀態(tài)轉(zhuǎn)移表和進位輸出Y填寫卡諾圖；2.寫出觸發(fā)器的下一狀態(tài)方程；3.寫出激勵方程；4.寫出輸出方程。（可不畫電路圖）表4.1答案：根據(jù)表4.1可以畫出電路下一狀態(tài)和輸出的卡諾圖，如圖解4.1（a）。（每圖1分，共4分）利用卡諾圖化簡，得到電路的狀態(tài)方程和輸出方程分別為(4.1)Y=Q2nQ1nQ0n(4.3)（3分）根據(jù)式（4.1）和式（4.3）畫出的三位循環(huán)碼計數(shù)器電路如圖解4.2所示。解4.1解4.2五．（10分）圖5.1是用一片同步計數(shù)器74LS169和一片八選一數(shù)據(jù)選擇器74LS151組成的序列信號發(fā)生器，請分析：（1）74LS169組成的計數(shù)器的模值；（2）列出輸出函數(shù)F的真值表；（2）寫出輸出F所產(chǎn)生的序列信號（從計數(shù)器的預置值開始）。表5.174LS169的功能表1×1×保持原狀態(tài)0×0↑預置011↑加計數(shù)001↑減計數(shù)表5.274LS151的功能表使能輸入選擇地址輸入數(shù)據(jù)輸入輸出STAAADYW1××××010000DDD0001DDD0010DDD0011DDD0100DDD0101DDD0110DDD0111DDD圖5.1序列信號發(fā)生器邏輯圖0110解：74LS169連接為模10的計數(shù)器（3分）。計數(shù)器采用加計數(shù)且使用進位輸出端進行同步預置。由于74LS169為同步預置，預置值為0110，計數(shù)狀態(tài)為0110，0111，……，1110，1111。根據(jù)所使用計數(shù)狀態(tài)列出表5.2所示的輸出序列F的真值表。表5.2輸出函數(shù)的真值表（4分）01101011111000010010101001011111000110111110111111輸出的序列信號為1100010111。（3分）六.（6分）一般時序邏輯電路的設(shè)計在某種系統(tǒng)中，正常工作時要求連續(xù)0的數(shù)目為偶數(shù)，連續(xù)1的數(shù)目為奇數(shù)。用一個同步時序電路檢測它的工作，工作不正常時輸出為1。示例如下：輸入X：00100011101100……輸出Z：00000010001010……試用4個狀態(tài)描述該系統(tǒng)的工作,做出這個同步時序電路的原始狀態(tài)圖。（設(shè)：狀態(tài)A為初始狀態(tài)并表示收到偶數(shù)個0；狀態(tài)B為收到奇數(shù)個0；狀態(tài)C為收到偶數(shù)個1；狀態(tài)D為收到奇數(shù)個1）答案：七．（6分）將下列表7.1的狀態(tài)轉(zhuǎn)移表用隱含表法進行化簡（填寫隱含表，并畫出簡化后的狀態(tài)表）。表7.1答案：隱含表3分，簡化的狀態(tài)表3分。八．（10分）用中規(guī)模器件設(shè)計比較器在圖8.1所示三位二進制譯碼器（此三八譯碼器是高電平輸出有效，即輸出1有效）和八選一數(shù)據(jù)選擇器上，不使用外圍元件，通過適當連接，組成一個三位數(shù)碼比較器，要求數(shù)碼a2a1a0=b2b圖8.1答案：設(shè)計思路是當三位二進制的輸入a2a1a0等于八選一數(shù)據(jù)選擇器的地址端輸入S2S1S0（即b2b1b0）時，譯碼器輸出的對應(yīng)輸入端將被選擇器選通輸出。如此圖，三八譯碼器是高電平輸出有效，即輸出1有效，如a2a1a0=101時，Y評分：輸入信號連接正確：4分（兩個信號可互換）兩器件間連接正確：4分輸出端選用正確：2分九．中規(guī)模時序電路設(shè)計(10分)74LS169是4位二進制可逆計數(shù)器，功能表見表5.1所示（第五題功能表）。74LS169的進位和借位輸出為，當加計數(shù)狀態(tài)為1111時，或減計數(shù)達到0000狀態(tài)，端輸出寬度為一個時鐘周期的負脈沖。圖9.1為74LS169構(gòu)成的計數(shù)器。要求：用兩片74LS169構(gòu)成一個分頻比為30的分頻器，并要求分頻器輸出占空比為1