電子技術(shù)基礎(chǔ)（第五版）課件 蘇莉萍 第9、10章 集成邏輯門電路、組合邏輯電路

課題九集成邏輯門電路9.1TTL與非門9.2CMOS集成邏輯門9.3集成邏輯門電路的使用課題小結(jié)

9.1TTL與非門

這種集成邏輯門的輸入級和輸出級都是由晶體管構(gòu)成的，并實現(xiàn)與非功能，所以稱為晶體管晶體管邏輯與非門，簡稱TTL與非門。

9.1.1典型TTL與非門電路

1.電路組成

圖9.1是典型TTL與非門電路，它由三部分組成：輸入級由多發(fā)射極三極管V1和電阻R1

組成，完成與邏輯功能；中間級由V2、R2、R3

組成，其作用是將輸入級送來的信號分成兩個相位相反的信號來驅(qū)動V3和V5

管；輸出級由V3、V4、V5、R4和R5

組成，其中V5為反相管，V3、V4組成的復(fù)合管是V5的有源負載，完成邏輯上的“非”。圖9.1典型TTL與非門

2.工作原理

1)當(dāng)輸入端有低電平時(UiL=0.3V)

2)當(dāng)輸入端全為高電平時(UiH=3.6V)

當(dāng)電路輸入有低電平時，輸出為高電平；而輸入全為高電平時，輸出為低電平。電路的輸出和輸入之間符合與非邏輯，即

9.1.2TTL與非門的特性與主要參數(shù)

1.電壓傳輸特性

電壓傳輸特性是指與非門輸出電壓uo隨輸入電壓ui變化的關(guān)系曲線。圖9.2(a)、(b)分別為電壓傳輸特性的測試電路和電壓傳輸特性曲線。圖9.2TTL與非門的電壓傳輸特性

圖9.2(b)所示電壓傳輸特性曲線可分成下列四段：

①ab段(截止區(qū))0≤ui<0.6V，uo=3.6V。

②bc段(線性區(qū))0.6V≤ui<1.3V，uo

線性下降。

③

cd段(轉(zhuǎn)折區(qū))1.3V≤ui<1.5V，uo

急劇下降。

④de段(飽和區(qū))ui≥1.5V，uo=0.3V。

從電壓傳輸特性可得以下主要參數(shù)：

(1)輸出高電平UoH和輸出低電平UoL。UoH是指輸入端有一個或一個以上為低電平時的輸出高電平值；UoL是指輸入端全部接高電平時的輸出低電平值。UoH的典型值為3.6V，

UoL的典型值為0.3V。但是，實際門電路的UoH和UoL并不是恒定值，考慮到元件參數(shù)的差異及實際使用時的情況，手冊中規(guī)定高、低電平的額定值為：UoH

=3V，UoL=0.35V。有的手冊中還對標準高電平(輸出高電平的下限值)USH及標準低電平(輸出低電平的上限值)USL做出規(guī)定：

USH≥2.7V，USL=0.5V。

(2)閾值電壓UTH。UTH是電壓傳輸特性的轉(zhuǎn)折區(qū)中點所對應(yīng)的ui值，是V5管截止與導(dǎo)通的分界線，也是輸出高、低電平的分界線。它的含義是：當(dāng)ui<UTH

時，與非門關(guān)門(V5管截止)，輸出為高電平；當(dāng)ui>UTH

時，與非門開門(V5管導(dǎo)通)，輸出為低電平。實際上，閾值電壓有一定范圍，通常取UTH=1.4V。

(3)關(guān)門電平Uoff和開門電平Uon。在保證輸出電壓為標準高電平USH(即額定高電平的90%)的條件下，所允許的最大輸入低電平稱為關(guān)門電平Uoff。在保證輸出電壓為標準低

電平USL(額定低電平)的條件下，所允許的最小輸入高電平稱為開門電平Uon。Uoff和Uon是與非門電路的重要參數(shù)，表明正常工作情況下輸入信號電平變化的極限值，同時也反映了電路的抗干擾能力。一般：0.8V≤Uoff≤1.4V，1.4V≤Uon≤1.8V。

(4)噪聲容限。低電平噪聲容限是指與非門截止，保證輸出高電平不低于高電平下限值時，在輸入低電平基礎(chǔ)上所允許疊加的最大正向干擾電壓，用UNL表示。由圖9.2可知，

UNL=Uoff-UiL。高電平噪聲容限是指與非門導(dǎo)通，保證輸出低電平不高于低電平上限值時，在輸入高電平基礎(chǔ)上所允許疊加的最大負向干擾電壓，用UNH表示。由圖9.2可知，UNH

=UiH-Uon。顯然，為了提高器件的抗干擾能力，要求UNL與UNH

盡可能地接近。

2.輸入特性

1)輸入伏安特性

輸入伏安特性是指與非門輸入電流隨輸入電壓變化的關(guān)系曲線。圖9.3(a)為測試電路，圖9.3(b)為TTL與非門的輸入伏安特性曲線。一般規(guī)定輸入電流以流入輸入端為正。圖9.3TTL與非門的輸入伏安特性

由圖9.3可以得到以下幾個主要參數(shù)：

(1)輸入短路電流IiS指當(dāng)輸入端有一個接地時，流經(jīng)這個輸入端的電流，如圖9.4所示。由圖9.4示。由圖9.4得

當(dāng)Ui=0時，有圖9.4IiS的定義

(2)輸入漏電流IiH指當(dāng)任何一個輸入端接高電平時，流經(jīng)這個輸入端的電流，如圖9.5所示。由于此電流是流入與非門的，因而是正值。當(dāng)與非門的前級驅(qū)動門輸出為高電平時，IiH

就是前級門的流出(拉)電流，因此，它也是一個和電路負載能力有關(guān)的參數(shù)。顯然，IiH越大，前級門輸出級的負載就越重。一般情況下，IiH

<40μA。

IiS和IiH都是TTL與非門的重要參數(shù)，是估算前級門帶負載能力的依據(jù)之一。圖9.5IiH的定義

2)輸入端負載特性

輸入端負載特性是指輸入端接上電阻Ri

時，輸入電壓ui隨Ri的變化關(guān)系。圖9.6(a)為測試電路，圖9.6(b)為TTL與非門的輸入負載特性曲線。圖9.6TTL與非門的輸入端負載特性

當(dāng)TTL與非門的一個輸入端外接電阻Ri時(其余輸入端懸空)，在一定范圍內(nèi)，輸入電壓ui隨著Ri的增大而升高。在V5管導(dǎo)通前，輸入電壓為

(1)關(guān)門電阻Roff。使TTL與非門輸出為標準高電平USH

時，所對應(yīng)的輸入端電阻Ri的最大值稱為關(guān)門電阻，用Roff表示。

(2)開門電阻Ron。使TTL與非門輸出為標準低電平時，輸入端外接電阻的最小值稱為開門電阻，用Ron表示。

這兩個參數(shù)是與非門電路中的重要參數(shù)。當(dāng)Ri<Roff時，TTL與非門截止，輸出高電平；當(dāng)Ri>Ron時，TTL與非門導(dǎo)通，輸出低電平。在TTL與非門典型電路中，一般選Roff=0.9kΩ，

Ron≥2.5kΩ。

3.輸出特性

TTL與非門的輸出特性是指它的輸出電壓與輸出電流(負載電流)的關(guān)系。

在實際應(yīng)用中，TTL與非門的輸出端總是要與其他門電路連接，也就是要帶負載。TTL與非門帶的負載分為灌電流負載和拉電流負載兩種。

1)輸入為高電平時的輸出特性(灌電流負載特性)

當(dāng)輸入全為高電平時，TTL與非門導(dǎo)通，輸出為低電平。此時，V5管飽和，負載電流為灌電流，如圖9.7(a)所示。負載RL越小，灌入V5管的電流IoL越大，V5管飽和程度變?nèi)?，輸出低電平值增大，如圖9.7(b)所示。為了保證TTL與非門的輸出為低電平，對IoL要有一個限制。一般將輸出低電平UoL=0.35V時的灌電流定義為最大灌電流Io(Lmax)。圖9.7輸入高電平時的輸出特性

2)輸入為低電平時的輸出特性(拉電流負載特性)

當(dāng)輸入端有一個為低電平時，TTL與非門截止，輸出為高電平。此時V5管截止，負載為拉電流，如圖9.8(a)所示。V3、V4管工作于射極跟隨器狀態(tài)，其輸出電阻很小。負載RL越小，從TTL與非門拉出的電流IoH越大，門電路的輸出高電平UoH將下降，如圖9.8(b)所示。為了保證TTL與非門的輸出為高電平，IoH

不能太大，一般將輸出高電平UoH=2.7V時的拉電流定義為最大拉電流IoH(max)。圖9.8輸入低電平時的輸出特性

4.其他參數(shù)

1)平均傳輸延遲時間tpd

平均傳輸延遲時間tpd是指TTL與非門電路導(dǎo)通傳輸延遲時間tp1和截止延遲時間tp2的平均值，即tpd=(tp1+tp2)/2，如圖9.9所示。tpd是衡量門電路開關(guān)速度的一個重要參數(shù)。一般，tpd=10~40ns。圖9.9tpd的定義

2)空載功耗

空載功耗是指TTL與非門輸出端不接負載時所消耗的功率，又分為導(dǎo)通功耗和截止功耗。

導(dǎo)通功耗Pon是與非門輸出為低電平時消耗的功率；截止功耗Poff是與非門輸出為高電平時消耗的功率。導(dǎo)通功耗大于截止功耗。門電路的功耗指標通常是空載導(dǎo)通功耗。TTL門的功耗范圍為12~22mW。

9.1.3其他邏輯功能的TTL門電路

1.集電極開路與非門(OC門)

在實際使用中，有時需要將多個與非門的輸出端直接并聯(lián)來實現(xiàn)“與”的功能，如圖9.10所示。圖9.10與非門輸出端直接并聯(lián)

并不是所有形式的與非門都能接成“線與”電路。具有推拉式輸出的與非門，其輸出端就不允許進行線與連接。因此，無論輸出是高電平還是低電平，輸出電阻都比較低，如果將兩個輸出端直接相連，當(dāng)一個門的輸出為高電平，另一個門輸出為低電平時，就會形成一條從+UCC到地的低阻通路，必將產(chǎn)生一個很大的電流從截止門的V4管灌入到導(dǎo)通門的V5

管，如圖9.11所示。這個電流不僅會使導(dǎo)通門的輸出低電平抬高，甚至?xí)p壞兩個門的輸出管，這是不允許的。為了克服一般TTL門不能直接相連的缺點，人們又研制出了集電極開路與非門。圖9.11兩個TTL與非門輸出端相連

集電極開路與非門簡稱OC門，電路如圖9.12(a)所示，其邏輯符號如圖9.12(b)所示。OC門是用外接電阻RL來代替V3、V4復(fù)合管組成的有源負載，它在工作時需外接負載電阻RL和電源。只要RL選擇恰當(dāng)，既能保證輸出的高、低電平符合要求，又能使輸出三極管的負載電流不至于過大。圖9.12集電極開路與非門

RL的取值原則是：應(yīng)保證輸出高電平UoH≥2.7V，輸出低電平UoL≤0.35V。

綜上所述，可以得出以下兩種OC門電路：

①OC門在單個使用時，在輸出端與電源UCC之間必須外接一個負載電阻RL，如圖9.13所示；

②當(dāng)n個OC門的輸出端并聯(lián)時，能實現(xiàn)“線與”功能，如圖9.14所示。圖9.13OC門單個使用時的接法圖9.14n個OC門輸出端并聯(lián)接法

圖9.15三態(tài)門

圖9.16控制端高電平有效的

三態(tài)門主要應(yīng)用在數(shù)字系統(tǒng)的總線結(jié)構(gòu)中，實現(xiàn)用一條總線有秩序地傳送幾組不同數(shù)據(jù)或信號，如圖9.17所示。圖9.17用三態(tài)門接成總線結(jié)構(gòu)

三態(tài)門還可實現(xiàn)數(shù)據(jù)的雙向傳輸，如圖9.18所示。圖9.18用三態(tài)門實現(xiàn)數(shù)據(jù)的雙向傳輸

9.1.4TTL集成邏輯門電路產(chǎn)品系列

74系列TTL與非門的延遲時間及功耗如表9.2所示。

由表9.2可知：

(1)H型和S型相比較，功耗相近，但S型速度較高，較優(yōu)于H型。

(2)L型和LS型相比較，功耗相近，而LS型速度較高，在低功耗高速場合更多地使用LS型。

(3)標準型和LS型相比較，速度相近，但LS型功耗較小，較優(yōu)于標準型產(chǎn)品。

9.2CMOS集成邏輯門

9.2.1CMOS反相器CMOS反相器電路如圖9.19(a)所示。它是由NMOS管VN和PMOS管VP組合而成的。VN和VP的柵極相連，作為反相器的輸入端；漏極相連，作為反相器的輸出端。VP是負載管，其源極接電源UDD的正極，VN為放大管(驅(qū)動管)，其源極接地。為了使電路正常工作，要求電源電壓大于兩管開啟電壓的絕對值之和，即UDD>|UTP|+UTN。圖9.19CMOS反相器及其等效電路

1.工作原理

設(shè)+UDD=+10V，VN、VP的開啟電壓UTN=|UTP|，其工作原理如下：

(1)當(dāng)輸入電壓為低電平時，即UGSN=0，VN截止，等效電阻極大，相當(dāng)于

S1

斷開，而UGSP=-UDD<UTP，所以VP導(dǎo)通，導(dǎo)通等效電阻極小，相當(dāng)于S2

接通，如圖9.19(b)所示，輸出電壓為高電平，即uo≈+UDD。

(2)當(dāng)輸入電壓為高電平時，工作情況正好相反，VN

導(dǎo)通，VP截止，相當(dāng)于S1

接通，S2

斷開，如圖9.19(c)所示，輸出電壓為低電平，即uo≈0V。

綜上所述，可以得出以下結(jié)論：

①輸出電壓uo與輸入電壓ui是反相關(guān)系。

②反相器不論輸入是高電平還是低電平，VN

管和VP管中總有一個處于截止?fàn)顟B(tài)，靜態(tài)電流近似為零，所以靜態(tài)功耗很小。

③VN管和VP管跨導(dǎo)gm都較大，即導(dǎo)通等效電阻都很小，能為負載電容提供一個低阻抗的充電回路，因而開關(guān)速度較高。

2.CMOS反相器的電壓傳輸特性

典型的CMOS反相器的電壓傳輸特性曲線如圖9.20所示。由圖9.20可知，電壓傳輸特性的過渡區(qū)比較陡峭，說明CMOS反相器雖有動態(tài)功耗，但其平均功耗仍遠低于其他任何一種邏輯電路。這是CMOS電路的突出特點。另外，VN

和VP的特性接近相同，使電路有互補對稱性，即VN和VP互為負載管，顯然，閾值電壓VTH接近UDD/2，所以CMOS反相器的電壓傳輸特性曲線比較接近理想開關(guān)特性。圖9.20CMOS反相器電壓傳輸特性

3.CMOS反相器的主要特點

CMOS反相器具有以下特點：

(1)靜態(tài)功耗小。

(2)工作速度高。

(3)抗干擾能力強。由于UTH=UDD/2，UoL

≈0，UoH

≈+UDD，則它的噪聲容限為UNL=UNH=UDD/2，因而抗干擾能力強。

(4)扇出系數(shù)大。因為VN、VP管的導(dǎo)通等效電阻都比較小，所以拉電流和灌電流負載能力都很強，可以驅(qū)動比較多的同類型CMOS門電路。

(5)只用一組電源，且允許電源電壓在3~18V范圍內(nèi)變化，所以CMOS的電源電壓波動范圍大。

(6)制造工藝復(fù)雜，成本高，且門電路的集成度較小。

9.2.2CMOS門電路

1.CMOS與非門

圖9.21所示是一個兩輸入端的CMOS與非門電路，它是由兩個CMOS反相器構(gòu)成的。A、B為輸入端，Y為輸出端。其工作原理如下：

(1)當(dāng)輸入端A或B中有一個為低電平時，兩個串聯(lián)的NMOS管VN1、VN2中至少有一個截止，而并聯(lián)的PMOS管VP1、VP2中至少有一個是導(dǎo)通的，所以，輸出端Y是高電平。

(2)當(dāng)輸入端A和B都為高電平時，VN1、VN2導(dǎo)通，VP1、VP2截止，輸出端Y為低電平。

該電路符合與非門的邏輯關(guān)系：圖9.21CMOS與非門電路

2.CMOS或非門

圖9.22所示是一個兩輸入端的CMOS或非門電路。A、B為輸入端，Y為輸出端。其工作原理如下：

(1)當(dāng)輸入端A和B都為低電平時，并聯(lián)的VN1、VN2均截止，串聯(lián)的VP1、VP2導(dǎo)通，其輸出端Y是高電平。

(2)當(dāng)輸入端A或B中有一個為高電平時，VN1、VN2中至少有一個導(dǎo)通，而VP1、VP2中至少有一個截止，所以，輸出端Y是低電平。

該電路符合或非門的邏輯關(guān)系：圖9.22CMOS或非門電路

圖9.23CMOS三態(tài)門

4.CMOS傳輸門和模擬開關(guān)

1)CMOS傳輸門

將P溝道增強型MOS管VP和N溝道增強型MOS管VN并聯(lián)起來，并在兩管的柵極加互補的控制信號就構(gòu)成了CMOS傳輸門，簡稱TG。其電路及邏輯符號如圖9.24所示。它是一種傳輸信號的可控開關(guān)電路。圖9.24CMOS傳輸門

CMOS傳輸門的工作原理如下：

設(shè)電源電壓UDD=10V，控制信號的高、低電平分別為+10V和0V，兩管的開啟電壓的絕對值均為3V，輸入信號ui的變化范圍為0~+UDD。

2)模擬開關(guān)

將CMOS傳輸門和一個反相器結(jié)合，則可組成一個模擬開關(guān)，如圖9.25所示。圖9.25模擬開關(guān)

9.2.3CMOS集成邏輯門電路產(chǎn)品系列

1.CC4000系列

第一個字母C表示中國；第二個字母C表示CMOS集成電路；40表示國際通用系列。

CC4000系列電源電壓UDD為3~18V，其功能和引腳排列與對應(yīng)序號的國外產(chǎn)品一致。

2.74C××系列

74C××系列是普通系列，其功能和引腳排列與TTL74系列相同。

74HC××系列是高速系列；74HCT××系列是高速并且與TTL兼容的系列。

74AC××系列是新型高速系列；74ACT××系列是新型高速且與TTL兼容的系列。

9.3集成邏輯門電路的使用

在邏輯門的使用中，應(yīng)注意下列事項。(1)對多余的或暫時不用的輸入端進行合理的處理。對于TTL門來說，多余的或暫時不用的輸入端可采用以下方法進行處理：①懸空；②與其他已用輸入端并聯(lián)使用；③按功能要求接電源或接地

(2)在門電路的使用安裝過程中應(yīng)盡量避免干擾信號的侵入，不用的輸入端按上述方式處理，保證整個裝置有良好的接地系統(tǒng)。

(3)CMOS門電路尤其要避免靜電損壞。因為MOS器件的輸入電阻極大，輸入電容小，當(dāng)柵極懸空時，只要有微量的靜電感應(yīng)電荷，就會使輸入電容很快充電至很高的電壓，結(jié)果將會把MOS管柵極與襯底之間很薄的SiO2絕緣層擊穿，造成器件永久性損壞。

課題小結(jié)

集成邏輯門電路可分為雙極型和單極型兩大類。本課題從電路組成、工作原理、外特性及性能特點等幾個方面介紹了幾種邏輯門電路，重點介紹了TTL門及CMOS門的電路結(jié)構(gòu)、工作原理及特點。TTL電路具有較高的工作速度，較強的抗干擾能力和一定的負載能力。它的系列產(chǎn)品較多。特別是LSTTL電路的應(yīng)用比較普遍。

CMOS電路具有功耗小、電源電壓范圍寬、抗干擾能力強、制造工藝簡單、集成度高以及負載能力強等特點，因此CMOS電路應(yīng)用范圍迅速擴大到工業(yè)控制設(shè)備及民用電子產(chǎn)品領(lǐng)域。課題十組合邏輯電路10.1組合邏輯電路的分析與設(shè)計10.2組合邏輯部件10.3競爭與冒險課題小結(jié)

10.1組合邏輯電路的分析與設(shè)計

10.1.1組合邏輯電路的分析

如果數(shù)字電路的輸出只取決于電路當(dāng)前輸入，而與電路以前的狀態(tài)無關(guān)，這類數(shù)字電路就是組合邏輯電路。

對組合邏輯電路的分析，就是根據(jù)給定的電路，確定其邏輯功能。對于比較簡單的組合邏輯電路，通過列寫邏輯函數(shù)式或真值表及化簡等過程，即可確定其邏輯功能。對于較復(fù)雜的電路，則要搭接實驗電路，測試輸出與輸入變量之間的邏輯關(guān)系，列成表格(功能表)，方可分析出其邏輯功能。

例10.1分析圖10.1所示電路的邏輯功能。

解(1)寫出該電路輸出函數(shù)的邏輯表達式。

(2)列出函數(shù)的真值表，如表10.1所示。所謂真值表，是在表的左半部分列出函數(shù)中所有自變量的各種組合，右半部分列出對應(yīng)于每一種自變量組合的輸出函數(shù)的狀態(tài)。

(3)可見，該電路是判斷三個變量是否一致的電路。圖10.1不一致判定電路

例10.2分析圖10.2所示電路的邏輯功能。圖10.23-8譯碼器邏輯電路圖

10.1.2組合邏輯電路的設(shè)計

組合邏輯電路的設(shè)計，一般分為下述幾個步驟：

(1)根據(jù)給定的設(shè)計要求，確定哪些是輸入變量，哪些是輸出變量，分析它們之間的邏輯關(guān)系，并確定輸入變量的不同狀態(tài)以及輸出端的不同狀態(tài)，哪個該用1表示，哪個該用0表示。

(2)列真值表。在列真值表時，不會出現(xiàn)或不允許出現(xiàn)的輸入變量的取值組合可不列出。如果列出，就在相應(yīng)的輸出函數(shù)處畫“×”號，化簡時作約束項處理。

(3)用卡諾圖或公式法化簡。

(4)根據(jù)簡化后的邏輯表達式畫出邏輯電路圖。

例10.3交叉路口的交通管制燈有三個，分紅、黃、綠三色。正常工作時，應(yīng)該只有一盞燈亮，其他情況均屬電路故障。試設(shè)計故障報警電路。

解設(shè)定燈亮用1表示，燈滅用0表示；報警狀態(tài)用1表示，正常工作用0表示。紅、黃、綠三燈分別用R、Y、G表示，電路輸出用Z表示。列出真值表如表10.3所示。

畫出卡諾圖(圖10.3)，可得到電路的邏輯表達式為圖10.3報警電路卡諾圖

若限定電路用與非門組成，則邏輯函數(shù)式可改寫成

據(jù)此表達式設(shè)計出的電路如圖10.4所示。圖10.4電路邏輯圖

10.2組合邏輯部件

10.2.1編碼器所謂編碼就是將特定含義的輸入信號(文字、數(shù)字、符號等)轉(zhuǎn)換成二進制代碼的過程。實現(xiàn)編碼操作的數(shù)字電路稱為編碼器。按照被編碼信號的不同特點和要求，常用編碼器有二進制編碼器、二十進制編碼器和優(yōu)先編碼器。一位二進制碼有0、1兩種取值狀態(tài)，n位二進制編碼有2n種不同的取值狀態(tài)。用不同的取值狀態(tài)表示不同的信息，就是二進制編碼器的基本原理。

1.二十進制編碼器

二十進制編碼器是指用四位二進制代碼表示一位十進制數(shù)的編碼電路，也稱10線4線編碼器。最常見是8421BCD碼編碼器，如圖10.5所示。其中，輸入信號I0~I9代表0~9共10個十進制信號，輸出信號Y0~Y3為相應(yīng)的二進制代碼。

由圖10.5可以寫出各位輸出的邏輯函數(shù)式為

根據(jù)邏輯函數(shù)式列出其功能表如表10.4所示。

從該編碼器的邏輯電路圖圖10.5中可見，I0的編碼是隱含的，當(dāng)I1~I9均為0時，電路的輸出就是I0的編碼。圖10.58421BCD編碼器

2.優(yōu)先編碼器

與普通編碼器不同，優(yōu)先編碼器允許多個輸入信號同時有效，但它只按其中優(yōu)先級別最高的有效輸入信號編碼，對級別較低的輸入信號不予理睬。常用的優(yōu)先編碼器有10－4線(如74LS147)、8－3線(74LS148)等。

74LS148是8－3線優(yōu)先編碼器，其邏輯符號如圖10.6所示，邏輯功能表如表10.5所示。圖10.674LS148邏輯符號

10.2.2譯碼器

譯碼是編碼的逆過程。譯碼器將輸入的二進制代碼轉(zhuǎn)換成與代碼對應(yīng)的信號。

若譯碼器輸入的是n位二進制代碼，則其輸出端子數(shù)N≤2n。N=2n稱為完全譯碼，N<2n稱為部分譯碼。

1.3－8譯碼器

在10.1.1中提到的74LS138，就是用三位二進制碼輸入，具有八個輸出端子的完全譯碼器。它的三個輸入端的每一種二進制碼組合，代表某系統(tǒng)的八種狀態(tài)之一。

圖10.7是某系統(tǒng)存儲器尋址電路，用74LS138產(chǎn)生內(nèi)存芯片片選信號。圖10.7存儲器尋址電路實例

2.8421BCD碼譯碼器

這種譯碼器的輸入端子有四個，分別輸入四位8421BCD二進制代碼的各位，輸出端子有10個。每當(dāng)輸入一組8421BCD碼時，輸出端的10個端子中對應(yīng)于該二進制數(shù)所表示的十進制數(shù)的端子就輸出高/低電平，而其他端子保持原來的低/高電平。

74LS42是8421BCD碼譯碼器，其邏輯符號如圖10.8所示。圖10.874LS42邏輯符號

3.顯示譯碼器

如果BCD譯碼器的輸出能驅(qū)動顯示器件發(fā)光，將譯碼器中的十進制數(shù)顯示出來，這種譯碼器就是顯示譯碼器。顯示譯碼器有很多種，下面以控制發(fā)光二極管顯示的譯碼電路為例，討論顯示譯碼器的工作過程。

圖10.9所示為由發(fā)光二極管組成的七段顯示器外形圖及其接法。圖10.9發(fā)光二極管組成的七段顯示器及其接法

74LS48是控制七段顯示器顯示的集成譯碼電路之一，其引線排列圖如圖10.10所示。圖10.1074LS48引線排列圖

10.2.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

1.數(shù)據(jù)選擇器

根據(jù)地址碼從多路數(shù)據(jù)中選擇一路輸出的器件，叫數(shù)據(jù)選擇器。利用數(shù)據(jù)選擇器，可將并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出。圖10.11所示為集成八選一數(shù)據(jù)選擇器74LS251的邏輯符號。圖10.1174LS251邏輯符號

分時傳送四位十進制數(shù)并顯示的電路如圖10.12所示。圖10.12用數(shù)據(jù)選擇器實現(xiàn)分時數(shù)字顯示圖10.13四選一數(shù)據(jù)選擇器邏輯符號

2.數(shù)據(jù)分配器

數(shù)據(jù)分配器有一個輸入端，多個輸出端。由地址碼對輸出端進行選通，將一路輸入數(shù)據(jù)分配到多路接收設(shè)備中的某一路。圖10.14所示為8路數(shù)據(jù)分配器邏輯符號。當(dāng)?shù)刂反a

A2A1A0=011時，Y3=D，其余以此類推。

分配器也能多級連接，實現(xiàn)多路多級分配。圖10.15中五個四選一分配器構(gòu)成16路分配器。五個分配器用同樣的地址碼A1、A0，請讀者自行分析電路工作過程。圖10.148路數(shù)據(jù)分配器邏輯符號圖10.15分配器的輸出擴展

10.2.4數(shù)據(jù)比較器

數(shù)據(jù)比較器是對兩個位數(shù)相同的二進制數(shù)進行比較以判定其大小的邏輯電路。圖10.16為集成比較器74LS85的邏輯符號，表10.6是其功能表。圖10.1674LS85邏輯符號

表10.6