《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)與應(yīng)用》 課件 FPGA-第2章-開發(fā)工具的介紹和使用

第2章

開發(fā)工具的介紹和使用2.1Vivado軟件的介紹

Vivado設(shè)計(jì)套件是Xilinx廠商于2008年研發(fā)的，2012年發(fā)布的高度集成FPGA開發(fā)環(huán)境。Vivado徹底完善了FPGA硬件開發(fā)堆棧的基礎(chǔ)，提供系統(tǒng)到IC級(jí)別的設(shè)計(jì)工具，旨在提供超高生產(chǎn)力的設(shè)計(jì)方法。Vivado是在原有ISE設(shè)計(jì)套件的基礎(chǔ)上研發(fā)的，在各方面性能上有很大改進(jìn)，比如數(shù)據(jù)格式的統(tǒng)一、業(yè)界的標(biāo)準(zhǔn)性、強(qiáng)大的腳本功能，可以使用C語(yǔ)言開發(fā)或在DSP上開發(fā)，仿真速度可達(dá)ISE的3倍，使用C/C++語(yǔ)言可將驗(yàn)證速度提高100倍。隨著Xilinx芯片架構(gòu)的持續(xù)發(fā)展，Vivado也不斷增加新應(yīng)用領(lǐng)域，比如針對(duì)嵌入式開發(fā)人員的SDSoC，為數(shù)據(jù)中心部署開發(fā)的SDAccel，以及面向AI的工具包。目前，Vivado套件支持Xilinx高端系列產(chǎn)品，能夠在Windows系統(tǒng)和Linux系統(tǒng)下進(jìn)行大型復(fù)雜系統(tǒng)設(shè)計(jì)，極大豐富了FPGA的應(yīng)用生態(tài)。2.2Vivado軟件的使用1、工程創(chuàng)建：（1）雙擊Vivado軟件，彈出Vivado歡迎界面。（2）在QuickStart中點(diǎn)擊CreatProject選項(xiàng)，在NewProject向?qū)е悬c(diǎn)擊Next，填寫工程名和存儲(chǔ)路徑。工程名和存儲(chǔ)路徑要求必須是英文字母、數(shù)字和下劃線等字符組合，并要求以英文字母開始。（3）選擇RTLProject，為工程選擇類型。（4）根據(jù)自己的需要，選擇一款FPGA開發(fā)芯片，在DefaultPart對(duì)話框中選擇FPGA型號(hào)。（5）NewProjectSummary中顯示了新建工程的硬件信息是否完整，如有異議可點(diǎn)擊Back進(jìn)行修改，無(wú)異議可點(diǎn)擊Finish完成工程創(chuàng)建。1、工程創(chuàng)建（1）雙擊Vivado軟件，彈出Vivado歡迎界面。1、工程創(chuàng)建（2）在QuickStart中點(diǎn)擊CreatProject選項(xiàng)，在NewProject向?qū)е悬c(diǎn)擊Next，填寫工程名和存儲(chǔ)路徑。工程名和存儲(chǔ)路徑要求必須是英文字母、數(shù)字和下劃線等字符組合，并要求以英文字母開始。1、工程創(chuàng)建（3）選擇RTLProject，為工程選擇類型。1、工程創(chuàng)建（4）根據(jù)自己的需要，選擇一款FPGA開發(fā)芯片，在DefaultPart對(duì)話框中選擇FPGA型號(hào)。1、工程創(chuàng)建（5）NewProjectSummary中顯示了新建工程的硬件信息是否完整，如有異議可點(diǎn)擊Back進(jìn)行修改，無(wú)異議可點(diǎn)擊Finish完成工程創(chuàng)建。2.2Vivado軟件的使用2、添加建設(shè)文件：（1）在Vivado工程界面的PROJECTMANAGER中選擇AddSources或者在File中點(diǎn)擊AddSources，選擇Addorcreatedesignsources。（2）在AddorCreateDesignSource向?qū)е悬c(diǎn)擊CreateFile，填寫文件類型（lab1.v）、文件名和位置，然后點(diǎn)擊Finish。（3）彈出的定義模塊窗口中，可以修改模塊名（lab1）、定義模塊端口，然后點(diǎn)擊OK。（4）在Sources界面中的DesignSources中雙擊lab1.v，在lab1.v工程文件中輸入相應(yīng)代碼。2、添加建設(shè)文件（1）在Vivado工程界面的PROJECTMANAGER中選擇AddSources或者在File中點(diǎn)擊AddSources，選擇Addorcreatedesignsources。2、添加建設(shè)文件（2）在AddorCreateDesignSource向?qū)е悬c(diǎn)擊CreateFile，填寫文件類型（lab1.v）、文件名和位置，然后點(diǎn)擊Finish。2、添加建設(shè)文件（3）彈出的定義模塊窗口中，可以修改模塊名（lab1）、定義模塊端口，然后點(diǎn)擊OK。2、添加建設(shè)文件（4）在Sources界面中的DesignSources中雙擊lab1.v，在lab1.v工程文件中輸入相應(yīng)代碼。2.2Vivado軟件的使用3、仿真：（1）在File中點(diǎn)擊AddSources，選擇Addorcreatesimulationsources，添加或創(chuàng)建仿真源文件。（2）在添加源文件向?qū)е羞x擇CreateFile，在CreateSourceFile中填寫文件類型(Verilog)、文件名（lab1_tf）和位置，然后點(diǎn)擊Finish。（3）雙擊Sources內(nèi)SimulationSources中的仿真文件（lab1_tf.v）。（4）編寫測(cè)試程序。（5）選擇SIMULATION中的RunSimulation，運(yùn)行RunBehavioralSimulation，進(jìn)行行為仿真。（6）在SIMULATION窗口中可看到相應(yīng)的波形，可用Ctrl+滾輪放大或縮小仿真波形圖。3、Vivado軟件的仿真（1）在File中點(diǎn)擊AddSources，選擇Addorcreatesimulationsources，添加或創(chuàng)建仿真源文件。3、Vivado軟件的仿真（2）在添加源文件向?qū)е羞x擇CreateFile，在CreateSourceFile中填寫文件類型(Verilog)、文件名（lab1_tf）和位置，然后點(diǎn)擊Finish。3、Vivado軟件的仿真（3）雙擊Sources內(nèi)SimulationSources中的仿真文件（lab1_tf.v）。3、Vivado軟件的仿真（4）編寫測(cè)試程序。3、Vivado軟件的仿真（5）選擇SIMULATION中的RunSimulation，運(yùn)行RunBehavioralSimulation，進(jìn)行行為仿真。3、Vivado軟件的仿真（6）在SIMULATION窗口中可看到相應(yīng)的波形，可用Ctrl+滾輪放大或縮小仿真波形圖。2.2Vivado軟件的使用4、約束文件：（1）在File中點(diǎn)擊AddSources，選擇Addorcreatecontraints，添加或創(chuàng)建約束文件。（2）在添加源文件向?qū)е羞x擇CreateFile，在CreateConstraintsFile中填寫文件類型(XDC)、文件名(lab1)和位置，約束文件類型為XDC，然后點(diǎn)擊OK和Finish。（3）在彈出的約束文件lab1.xdc中，編寫與開發(fā)板FPGA相對(duì)應(yīng)的引腳約束條件。（4）引腳約束的另外一種方法：在左邊FlowNavigator（流動(dòng)導(dǎo)航器）中雙擊IMPLEMENTATION中的RunImplementation（運(yùn)行與實(shí)現(xiàn)）進(jìn)行綜合和實(shí)現(xiàn)。（5）在彈出的SynthesisCompleted（完成綜合）提示對(duì)話框中，選擇RunImplementation后點(diǎn)擊OK。（6）在IMPLEMENTEDDESIGN中的I/OPorts內(nèi)，填寫端口對(duì)應(yīng)的引腳編號(hào)和I/O標(biāo)準(zhǔn)，并保存，這里可以將I/OStd改成LVCMOS33。4、Vivado軟件的約束文件（1）在File中點(diǎn)擊AddSources，選擇Addorcreatecontraints，添加或創(chuàng)建約束文件。4、Vivado軟件的約束文件（2）在添加源文件向?qū)е羞x擇CreateFile，在CreateConstraintsFile中填寫文件類型(XDC)、文件名(lab1)和位置，約束文件類型為XDC，然后點(diǎn)擊OK和Finish。4、Vivado軟件的約束文件（3）在彈出的約束文件lab1.xdc中，編寫與開發(fā)板FPGA相對(duì)應(yīng)的引腳約束條件。4、Vivado軟件的約束文件（4）引腳約束的另外一種方法：在左邊FlowNavigator（流動(dòng)導(dǎo)航器）中雙擊IMPLEMENTATION中的RunImplementation（運(yùn)行與實(shí)現(xiàn)）進(jìn)行綜合和實(shí)現(xiàn)。4、Vivado軟件的約束文件（5）在彈出的SynthesisCompleted（完成綜合）提示對(duì)話框中，選擇RunImplementation后點(diǎn)擊OK。4、Vivado軟件的約束文件（6）在IMPLEMENTEDDESIGN中的I/OPorts內(nèi)，填寫端口對(duì)應(yīng)的引腳編號(hào)和I/O標(biāo)準(zhǔn)，并保存，這里可以將I/OStd改成LVCMOS33。2.2Vivado軟件的使用5、生成編譯文件并下載：（1）在左邊的FlowNavigator中雙擊PROGRAMANDDEBUG中的GenerateBitstream生成比特流編碼文件。（2）如果是第一次連接開發(fā)板，應(yīng)選擇AutoConnect或者OpenNewTarget查找目標(biāo)板卡，如果已接連，板卡上電后會(huì)自動(dòng)查找到芯片。（3）在左邊的FlowNavigator中，雙擊PROGRAMANDDEBUG中的OpenHardwareManager打開硬件管理器，雙擊ProgramDevice，在彈出的對(duì)話框中選擇Bitstreamfile文件點(diǎn)擊program。5、Vivado軟件生成編譯文件并下載（1）在左邊的FlowNavigator中雙擊PROGRAMANDDEBUG中的GenerateBitstream生成比特流編碼文件。5、Vivado軟件生成編譯文件并下載（2）如果是第一次連接開發(fā)板，應(yīng)選擇AutoConnect或者OpenNewTarget查找目標(biāo)板卡，如果已接連，板卡上電后會(huì)自動(dòng)查找到芯片。5、Vivado軟件生成編譯文件并下載（3）在左邊的FlowNavigator中，雙擊PROGRAMANDDEBUG中的OpenHardwareManager打開硬件管理器，雙擊ProgramDevice，在彈出的對(duì)話框中選擇Bitstreamfile文件點(diǎn)擊program。2.3QuartusPrime軟件的介紹

QuartusPrime是英特爾公司基于成熟可靠的QuartusII基礎(chǔ)上，發(fā)布的一款FPGA開發(fā)軟件，支持豐富的知識(shí)產(chǎn)權(quán)（IP）內(nèi)核，提供系統(tǒng)級(jí)可編程單芯片（SOPC）設(shè)計(jì)的完整設(shè)計(jì)環(huán)境，能夠有效加速大規(guī)模FPGA設(shè)計(jì)流程。該軟件提供精簡(jiǎn)版、標(biāo)準(zhǔn)版和專業(yè)版三種版本。QuartusPrime精簡(jiǎn)版面向入門級(jí)用戶，免許可授權(quán)，支持基于Max、Cyclone系列器件系統(tǒng)開發(fā)。標(biāo)準(zhǔn)版則需要訂購(gòu)許可，不僅包含對(duì)早期設(shè)備家庭的廣泛支持，還提供IP基本套件和SoC套件，涵蓋Max、Cyclone、Arria、Stratix等系列。QuartusPrime專業(yè)版軟件主要支持從Arria10器件系列開始的下一代高端FPGA和先進(jìn)特性，如Chiplets物理IP、HyperFlex寄存器結(jié)構(gòu)、多樣時(shí)序優(yōu)化等。

從設(shè)計(jì)輸入和優(yōu)化，直至綜合、適配、仿真和驗(yàn)證各個(gè)階段，QuartusPrime軟件包括了設(shè)計(jì)英特爾FPGA、SOC和CPLD所需的一切，確保設(shè)計(jì)輸入，快速處理和簡(jiǎn)單的器件編程。QuartusPrime軟件中集成了新的Spectra-Q綜合工具，支持具有數(shù)百萬(wàn)邏輯元件的FPGA器件，該軟件還集成了新的前端語(yǔ)言解析器，擴(kuò)展了對(duì)Verilog-2005標(biāo)準(zhǔn)和VHDL-2008標(biāo)準(zhǔn)，增強(qiáng)了RTL級(jí)的設(shè)計(jì)功能。軟件強(qiáng)大的功能為設(shè)計(jì)人員提供了理想的平臺(tái)，以滿足下一代設(shè)計(jì)需求。2.4QuartusPrime軟件的使用1、工程創(chuàng)建：（1）雙擊QuartusPrime軟件，彈出QuartusPrime歡迎界面。（2）點(diǎn)擊NewProjectWizard或者依次選擇File->New，選擇NewQuartusPrimeProject，然后點(diǎn)擊OK。（3）彈出對(duì)話框，直接點(diǎn)擊Next，該窗口顯示工程設(shè)置需要包括步驟。若下次不需要再顯示該對(duì)話框，可以把圖中左下角時(shí)Don’tshowmethisintroductionagain選項(xiàng)勾選上。（4）設(shè)置工程存放路徑、工程名字和頂層實(shí)體名字。在彈出的Directory,Name,Top-LevelEntity對(duì)話框中，點(diǎn)擊對(duì)話框最上一欄右邊的按鈕“…”，找到當(dāng)前工程存放的英文目錄文件夾。在第二欄中填寫工程名字（mux2_1）作為當(dāng)前工程的名字，第三欄是頂層文件的實(shí)體名，一般與工程名相同。設(shè)置完后點(diǎn)擊Next。2.4QuartusPrime軟件的使用1、工程創(chuàng)建：（5）將已經(jīng)做好的相關(guān)設(shè)計(jì)文件加入當(dāng)前工程，若無(wú)需加入的設(shè)計(jì)文件，則直接點(diǎn)擊Next。（6）擇目標(biāo)器件，對(duì)話框?yàn)檫x擇目標(biāo)器件窗口。在Devicefamily欄下選擇相應(yīng)的器件系列，在Showin‘Availabledevices’list欄中可以選擇芯片的封裝、引腳數(shù)、速度等級(jí)等，在Availabledevices欄中選擇開發(fā)板中具體的芯片型號(hào)。設(shè)置好后，點(diǎn)擊Next。（7）選擇綜合器和仿真器.彈出的EDAToolsettings對(duì)話框?yàn)檫x擇仿真器和綜合器的窗口。在DesignEntry/Synthesis中選擇綜合器欄，如不進(jìn)行可選擇<None>，默認(rèn)為QuartusPrime自帶的綜合器。如選擇其他的綜合器，則需要提前安裝好該綜合器。在Simulation一欄里對(duì)仿真器進(jìn)行選擇，選擇modelSim進(jìn)行仿真，在后面的Format中選擇VerilogHDL。然后點(diǎn)擊Next。2.4QuartusPrime軟件的使用1、工程創(chuàng)建：（8）工程設(shè)置信息總結(jié)窗口，該對(duì)話框是對(duì)上述設(shè)置的匯總，如果信息沒(méi)有錯(cuò)誤，則點(diǎn)擊Finish完成工程的創(chuàng)建，如果信息有錯(cuò)誤，則點(diǎn)擊Back返回修改。1、QuartusPrime軟件工程創(chuàng)建（1）雙擊QuartusPrime軟件，彈出QuartusPrime歡迎界面。1、QuartusPrime軟件工程創(chuàng)建（2）點(diǎn)擊NewProjectWizard或者依次選擇File->New，選擇NewQuartusPrimeProject，然后點(diǎn)擊OK。1、QuartusPrime軟件工程創(chuàng)建（3）彈出對(duì)話框，直接點(diǎn)擊Next，該窗口顯示工程設(shè)置需要包括步驟。若下次不需要再顯示該對(duì)話框，可以把圖中左下角時(shí)Don’tshowmethisintroductionagain選項(xiàng)勾選上。1、QuartusPrime軟件工程創(chuàng)建1、QuartusPrime軟件工程創(chuàng)建（4）設(shè)置工程存放路徑、工程名字和頂層實(shí)體名字。在彈出的Directory,Name,Top-LevelEntity對(duì)話框中，點(diǎn)擊對(duì)話框最上一欄右邊的按鈕“…”，找到當(dāng)前工程存放的英文文件夾。在第二欄中填寫工程名字作為當(dāng)前工程的名字，第三欄是頂層文件的實(shí)體名，一般與工程名相同。設(shè)置完后點(diǎn)擊Next。1、QuartusPrime軟件工程創(chuàng)建1、QuartusPrime軟件工程創(chuàng)建（5）將已經(jīng)做好的相關(guān)設(shè)計(jì)文件加入當(dāng)前工程，若無(wú)需加入的設(shè)計(jì)文件，則直接點(diǎn)擊Next。1、QuartusPrime軟件工程創(chuàng)建（6）擇目標(biāo)器件，對(duì)話框?yàn)檫x擇目標(biāo)器件窗口。在Devicefamily欄下選擇相應(yīng)的器件系列，在Showin‘Availabledevices’list欄中可以選擇芯片的封裝、引腳數(shù)、速度等級(jí)等，在Availabledevices欄中選擇開發(fā)板中具體的芯片型號(hào)。設(shè)置好后，點(diǎn)擊Next。1、QuartusPrime軟件工程創(chuàng)建1、QuartusPrime軟件工程創(chuàng)建（7）選擇綜合器和仿真器.彈出的EDAToolsettings對(duì)話框?yàn)檫x擇仿真器和綜合器的窗口。在DesignEntry/Synthesis中選擇綜合器欄，如不進(jìn)行可選擇<None>，默認(rèn)為QuartusPrime自帶的綜合器。如選擇其他的綜合器，則需要提前安裝好該綜合器。在Simulation一欄里對(duì)仿真器進(jìn)行選擇，選擇modelSim進(jìn)行仿真，在后面的Format中選擇VerilogHDL。然后點(diǎn)擊Next。1、QuartusPrime軟件工程創(chuàng)建