《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 學(xué)習(xí)情境5++測(cè)試題_第1頁(yè)
《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 學(xué)習(xí)情境5++測(cè)試題_第2頁(yè)
《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 學(xué)習(xí)情境5++測(cè)試題_第3頁(yè)
《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 學(xué)習(xí)情境5++測(cè)試題_第4頁(yè)
《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 學(xué)習(xí)情境5++測(cè)試題_第5頁(yè)
已閱讀5頁(yè)，還剩2頁(yè)未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

1學(xué)習(xí)情境五測(cè)試題（3）B.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過A.在VHDL語(yǔ)法規(guī)則中，變量是一個(gè)局部量，只2。A.③①B.⑤②C.④⑤DA.2#1111_1110#B.7#276#C.9#170#D.15#E#E1A.原理圖/HDL文本輸入→適配→綜合→時(shí)序仿真→編程下載→功能仿真→硬件B.原理圖/HDL文本輸入→功能仿真→綜合→適配→時(shí)序仿真→編程下載→硬件3C.原理圖/HDL文本輸入→功能仿真→綜合→時(shí)序仿真→編程下載→適配→硬件D.原理圖/HDL文本輸入→適配→時(shí)序仿真→編程下載→功能仿真→綜合→硬件A.LOOP是循環(huán)語(yǔ)句，它可以使一組順序語(yǔ)句重復(fù)執(zhí)行，執(zhí)行的次數(shù)由設(shè)定的循A.Max+PlusIIB.ModelSim1.VHDL與一般編程語(yǔ)言類似，有自己的語(yǔ)法規(guī)制，但與一般編程語(yǔ)42.MAX+plusⅡ的元件符號(hào)文件能被QuartusⅡ打開并讀取，但不能進(jìn)行修改。9.國(guó)際上生產(chǎn)FPGA/CPLD的主流公司，并且在國(guó)內(nèi)占有市場(chǎng)份額較大的主要是10.EDA

溫馨提示

  • 1. 本站所有資源如無(wú)特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫(kù)網(wǎng)僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

評(píng)論

0/150

提交評(píng)論