華東師范大學(xué)《數(shù)字邏輯》2021-2022學(xué)年第一學(xué)期期末試卷

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2021-2022學(xué)年第一學(xué)期期末試卷院(系)_______班級_______學(xué)號_______姓名_______題號一二三四總分得分一、單選題（本大題共20個(gè)小題，每小題1分，共20分．在每小題給出的四個(gè)選項(xiàng)中，只有一項(xiàng)是符合題目要求的．）1、在數(shù)字電路的分析和設(shè)計(jì)中，建立真值表是重要的步驟之一。以下關(guān)于真值表作用的描述中，錯誤的是（）A.可以直觀地反映輸入和輸出之間的邏輯關(guān)系B.有助于化簡邏輯函數(shù)C.是設(shè)計(jì)數(shù)字電路的唯一依據(jù)D.可以驗(yàn)證邏輯電路的功能是否正確2、在數(shù)字邏輯的移位寄存器中，假設(shè)一個(gè)8位的串行輸入移位寄存器，在連續(xù)輸入8個(gè)時(shí)鐘脈沖后，輸入的數(shù)據(jù)將存儲在寄存器中。以下關(guān)于移位寄存器的工作方式和特點(diǎn)，哪個(gè)描述是正確的（）A.數(shù)據(jù)在每個(gè)時(shí)鐘脈沖同時(shí)移位B.移位方向只能是向左C.可以實(shí)現(xiàn)數(shù)據(jù)的串并轉(zhuǎn)換D.不能用于數(shù)據(jù)的存儲和緩沖3、數(shù)字邏輯中的FPGA（現(xiàn)場可編程門陣列）具有可編程的特性。假設(shè)在一個(gè)FPGA設(shè)計(jì)中，需要更改某個(gè)邏輯功能，以下哪種方式可以實(shí)現(xiàn)？（）A.重新編程B.更換芯片C.調(diào)整外部電路D.以上方式都不行4、時(shí)序邏輯電路與組合邏輯電路不同，它具有記憶功能，能夠存儲過去的輸入信息。以下關(guān)于時(shí)序邏輯電路的描述，錯誤的是（）A.觸發(fā)器是時(shí)序邏輯電路的基本存儲單元，常見的有D觸發(fā)器、JK觸發(fā)器等B.時(shí)序邏輯電路的輸出不僅取決于當(dāng)前的輸入，還與電路的過去狀態(tài)有關(guān)C.時(shí)序邏輯電路可以用狀態(tài)轉(zhuǎn)換圖、狀態(tài)表等方式進(jìn)行描述D.時(shí)序邏輯電路的設(shè)計(jì)比組合邏輯電路簡單，不需要考慮復(fù)雜的時(shí)序關(guān)系5、觸發(fā)器是時(shí)序邏輯電路的基本存儲單元。關(guān)于基本RS觸發(fā)器，以下說法不正確的是（）A.基本RS觸發(fā)器存在不定狀態(tài)，在實(shí)際應(yīng)用中應(yīng)盡量避免B.基本RS觸發(fā)器可以由兩個(gè)與非門或者兩個(gè)或非門構(gòu)成C.基本RS觸發(fā)器的輸入信號直接控制輸出狀態(tài)的改變D.基本RS觸發(fā)器的輸出狀態(tài)在時(shí)鐘脈沖的上升沿或下降沿發(fā)生變化6、在數(shù)字邏輯中，代碼表示也是重要的內(nèi)容。關(guān)于格雷碼的特點(diǎn)，以下說法錯誤的是（）A.相鄰兩個(gè)編碼之間只有一位發(fā)生變化B.格雷碼是一種無權(quán)碼C.格雷碼可以直接進(jìn)行算術(shù)運(yùn)算D.格雷碼常用于減少數(shù)字電路中的誤差7、在數(shù)字邏輯中，鎖存器和觸發(fā)器都可以存儲數(shù)據(jù)，但它們在工作方式上有一定的區(qū)別。鎖存器在使能信號有效時(shí)，數(shù)據(jù)可以隨時(shí)寫入；而觸發(fā)器只有在時(shí)鐘沿到來時(shí)，數(shù)據(jù)才會被寫入。以下關(guān)于鎖存器和觸發(fā)器的描述，錯誤的是：（）A.鎖存器的抗干擾能力比觸發(fā)器強(qiáng)B.觸發(fā)器比鎖存器更適合用于同步系統(tǒng)C.鎖存器和觸發(fā)器都可以用于存儲一位數(shù)據(jù)D.鎖存器的功耗一般比觸發(fā)器低8、已知邏輯函數(shù)F=(A+B')(C+D')，用摩根定律展開后為？（）A.A'C+A'D'+B'C+B'D'B.A'C+A'D'+BC+BDC.AC'+AD'+B'C'+B'D'D.AC'+AD'+BC'+BD'9、在數(shù)字邏輯設(shè)計(jì)中，需要將邏輯表達(dá)式化簡以減少邏輯門的數(shù)量。假設(shè)一個(gè)邏輯表達(dá)式為F=AB+AC+BC，以下哪種化簡方法能夠得到最簡形式？（）A.運(yùn)用布爾代數(shù)定律B.卡諾圖法C.公式推導(dǎo)法D.以上方法都可以10、假設(shè)正在設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)的控制器，需要根據(jù)不同的輸入條件產(chǎn)生相應(yīng)的控制信號。以下哪種控制器的設(shè)計(jì)方法可能更適合復(fù)雜的控制邏輯？（）A.硬布線控制器，基于邏輯門實(shí)現(xiàn)B.微程序控制器，通過微指令控制C.隨機(jī)控制器，根據(jù)隨機(jī)數(shù)產(chǎn)生控制信號D.以上方法在復(fù)雜控制邏輯下效果相同11、在一個(gè)同步時(shí)序邏輯電路中，若時(shí)鐘脈沖的頻率為50MHz，一個(gè)狀態(tài)持續(xù)的時(shí)間為20ns，那么該電路的狀態(tài)數(shù)為：（）A.5B.10C.20D.5012、一個(gè)8位的D/A轉(zhuǎn)換器，若其滿量程輸出電壓為5V，當(dāng)輸入數(shù)字量為10000000時(shí)，輸出電壓為：（）A.0.5VB.1.25VC.2.5VD.5V13、在數(shù)字電路中，競爭冒險(xiǎn)現(xiàn)象可能會導(dǎo)致輸出出現(xiàn)錯誤。假設(shè)我們正在分析一個(gè)存在競爭冒險(xiǎn)的電路。以下關(guān)于競爭冒險(xiǎn)的描述，哪一項(xiàng)是不正確的？（）A.競爭冒險(xiǎn)產(chǎn)生的原因是由于信號在邏輯門電路中的傳輸延遲不同B.可以通過增加冗余項(xiàng)、接入濾波電容等方法消除競爭冒險(xiǎn)C.競爭冒險(xiǎn)只會在組合邏輯電路中出現(xiàn)，時(shí)序邏輯電路中不會出現(xiàn)D.只要邏輯電路的設(shè)計(jì)合理，就一定不會出現(xiàn)競爭冒險(xiǎn)現(xiàn)象14、在數(shù)字電路中，若要實(shí)現(xiàn)一個(gè)能將輸入的8位二進(jìn)制數(shù)除以4的電路，以下哪種方法可行？（）A.右移兩位B.使用除法器芯片C.通過邏輯運(yùn)算D.以上都不是15、用卡諾圖化簡邏輯函數(shù)F(A,B,C,D)=∑m(0,2,4,6,8,10,12,14)，最簡與或表達(dá)式為？（）A.B+DB.A+CC.A'+C'D.B'+D'16、譯碼器是數(shù)字電路中的另一種重要器件。關(guān)于譯碼器的功能和應(yīng)用，以下說法錯誤的是（）A.譯碼器可以將輸入的編碼轉(zhuǎn)換為對應(yīng)的輸出信號B.譯碼器常用于地址譯碼和指令譯碼C.二進(jìn)制譯碼器輸入的編碼位數(shù)和輸出的信號數(shù)量相同D.譯碼器只能對特定的編碼進(jìn)行譯碼，不能處理任意的輸入17、若要實(shí)現(xiàn)一個(gè)能將4位二進(jìn)制數(shù)轉(zhuǎn)換為格雷碼的電路，以下哪種集成電路可能會被用到？（）A.加法器B.編碼器C.譯碼器D.數(shù)據(jù)選擇器18、在數(shù)字邏輯中，需要對一個(gè)邏輯表達(dá)式進(jìn)行化簡并轉(zhuǎn)換成最簡與或表達(dá)式。給定表達(dá)式F=(A+B)(A'+C)，以下哪種化簡步驟是正確的？（）A.F=A+BCB.F=A+AC+B+BCC.F=A+BD.F=A'+B'19、對于一個(gè)8選1數(shù)據(jù)選擇器，若輸入數(shù)據(jù)為D0-D7，地址選擇線為A2A1A0，當(dāng)A2A1A0=101時(shí)，輸出的數(shù)據(jù)將是：（）A.D1B.D3C.D5D.D720、現(xiàn)場可編程門陣列（FPGA）是一種大規(guī)模的可編程邏輯器件。關(guān)于FPGA的結(jié)構(gòu)，以下說法不正確的是（）A.FPGA由可編程邏輯塊、輸入輸出塊和互連資源組成B.可編程邏輯塊是FPGA的基本邏輯單元C.FPGA的布線資源是固定的，不能重新配置D.FPGA可以通過硬件描述語言進(jìn)行編程二、簡答題（本大題共5個(gè)小題，共25分)1、（本題5分）在數(shù)字電路中，解釋如何使用VHDL或Verilog等硬件描述語言描述一個(gè)簡單的數(shù)字邏輯模塊，如加法器。2、（本題5分）詳細(xì)說明數(shù)字邏輯中編碼器和譯碼器的電磁兼容性設(shè)計(jì)考慮，如電磁輻射抑制和抗電磁干擾措施。3、（本題5分）闡述數(shù)字邏輯中格雷碼的特點(diǎn)和優(yōu)勢，以及在哪些情況下格雷碼比二進(jìn)制碼更適合使用。4、（本題5分）解釋在數(shù)字邏輯中如何分析邏輯電路的可靠性，評估電路在不同條件下的穩(wěn)定性。5、（本題5分）說明在數(shù)字系統(tǒng)中如何進(jìn)行可測試性設(shè)計(jì)，增加電路的可測試性。三、設(shè)計(jì)題（本大題共5個(gè)小題，共25分)1、（本題5分）用邏輯門設(shè)計(jì)一個(gè)能實(shí)現(xiàn)兩個(gè)6位二進(jìn)制數(shù)加法運(yùn)算（考慮進(jìn)位）的電路，畫出邏輯圖和真值表。2、（本題5分）設(shè)計(jì)一個(gè)組合邏輯電路，對輸入的18位二進(jìn)制數(shù)進(jìn)行求反減1操作，輸出結(jié)果為18位二進(jìn)制數(shù)，畫出邏輯電路圖。3、（本題5分）用VerilogHDL描述一個(gè)能實(shí)現(xiàn)數(shù)據(jù)壓縮和擴(kuò)展功能的模塊，根據(jù)輸入控制信號進(jìn)行操作。4、（本題5分）設(shè)計(jì)一個(gè)數(shù)字比較器，能夠比較兩個(gè)四位二進(jìn)制數(shù)的大小，輸出結(jié)果為大于、小于和等于，畫出邏輯圖。5、（本題5分）設(shè)計(jì)一個(gè)全加器，能夠進(jìn)行三個(gè)16位二進(jìn)制數(shù)的加法運(yùn)算，并輸出結(jié)果和進(jìn)位。四、分析題（本大題共3個(gè)小題，共30分)1、（本題10分）給定一個(gè)數(shù)字通信系統(tǒng)中的調(diào)制解調(diào)模塊，如ASK、FSK、PSK調(diào)制解調(diào)。分析調(diào)制解調(diào)的原理和算法，設(shè)計(jì)相應(yīng)的數(shù)字電路實(shí)現(xiàn)調(diào)制和解調(diào)功能。探討如何根據(jù)通信信道的特性選擇合適的調(diào)制解調(diào)方式。2、（本題10分）