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文檔簡介

第3章組合邏輯電路3.2譯碼器3.5加法器3.3數(shù)據(jù)選擇器3.1編碼器3.4數(shù)值比較器3.6競爭與冒險1.組合邏輯電路概念輸入：邏輯關系：Li=Fi(X0，X1，…、Xn)i=(0、1、，2、…、m)2.組合邏輯電路的結構特點電路由邏輯門構成，不含記憶元件輸出：X0、X2、…、XnL0、L2、…、Lm

組合邏輯電路任一時刻的輸出僅僅取決于該時刻的輸入，而與過去的輸入無關。LmXnX0L0組合邏輯電路3.1編碼器3.1編碼器二進制代碼某種控制信息、符號等編碼編碼器

把每一輸入信號轉化為對應的編碼，這種組合邏輯電路稱為編碼器。

有一鍵盤輸入電路，一共有8個按鍵，鍵按下時，對應的輸入信號為高電平。編碼器的作用就是把每一個鍵信號轉化成相應的編碼。3.1編碼器I0

I1

I2

I3

I4

I5

I6

I7

Y2

Y1

Y0

1000000001000000001000000001000000001000000001000000001000000001

000001010011100101110111

邏輯表達式：如何化簡？3.1編碼器假設任何時刻有且只有一個鍵按下，真值表如左所示。以此類推：令代入Y2的表達式就得到：同理則滿足∴定理：若兩個邏輯變量X、Y同時滿足X+Y=1、XY=0，則有X=Y。3.1編碼器思考：當有兩個輸入信號同時有效時，如I2和I4同時有效時，將出現(xiàn)什么情況？3.1編碼器優(yōu)先編碼器：對輸入信號規(guī)定不同的優(yōu)先級，當有多個信號同時有效時，只對優(yōu)先級高的信號進行編碼。真值表3.1編碼器利用公式A+AB=A+B3.1編碼器輸入使能邏輯圖

1EI&GS&EOI0&&&≥1≥1≥1Y0Y2Y11111111111I2I3I4I1I7I6I5輸入信號：低電平有效0：允許編碼；1：禁止編碼輸出使能端：0表示無信號輸入工作狀態(tài)輸出端：0表示有信號輸入3.1編碼器簡化邏輯符號邏輯符號

國標符號3.1編碼器（1）單片使用，EI

端應接地。

3.1編碼器（2）級聯(lián)使用

用兩片74HC148構成16線—4線優(yōu)先編碼器。

高優(yōu)先級低優(yōu)先級有效111113.1編碼器000011118線-3線優(yōu)先編碼器的VerilogHDL代碼。3.1編碼器modulecoder8_3(I7,I6,I5,I4,I3,I2,I1,I0,Y2,Y1,Y0);inputI7,I6,I5,I4,I3,I2,I1,I0;outputY2,Y1,Y0;assignY2=!(!I7|!I6|!I5|!I4);assignY1=!(!I7|!I6|(!I3&I4&I5)|(!I2&I4&I5));assignY0=!(

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