基于FPGA的自主可控SOC設計 課件 第一講 soc 設計概論

SoC微體系結構設計

教學目標與任務培養(yǎng)學生理論聯(lián)系實際應用的能力，了解微處理器技術發(fā)展的最新情況。本課程主要講述SoC系統(tǒng)的概念、設計方法和關鍵技術的實現(xiàn)。主要包括：VHDL硬件描述語言、系統(tǒng)存儲接口的實現(xiàn)方法、系統(tǒng)指令集實現(xiàn)方法、系統(tǒng)設計實例及工程問題及技術發(fā)展的現(xiàn)狀等相關內容。課程內容安排（1）SoC設計概論（2學時）（2）FPGA結構分析（1學時）（3）VHDL硬件描述語言（12學時+4學時）（4）加法器與乘除法器設計（2學時+12學時）（5）SoC微體系結構存儲器設計實現(xiàn)方法

（4學時+4學時）（6）SoC微體系結構系統(tǒng)設計實例

（12學時+20學時）課程內容安排（7）SoC微體系結構驗證與測試方法（1學時）（8）SoC微體系結構典型實例及技術發(fā)展（2學時）理論：36學時（線下28學時+線上8學時）實驗：40學時（10次實驗）考核方式：期末考試50%+實驗*40%+平時*10%課程教材張劍賢、劉錦輝、楊鵬飛編著，基于FPGA的自主可控SoC設計，西安電子科技大學出版社，2024.第一講SoC設計概論1.1SoC基本概念1.2SoC關鍵技術分析1.3SoC設計方法1.4SoC總線結構

1.1什么是SoC？片上系統(tǒng)（SystemonChip,SoC），是指在單一芯片上集成了數(shù)字電路、模擬電路、信號采集和轉換電路、存儲器、MPU、MCU、DSP、MPEG等，實現(xiàn)了一個系統(tǒng)的功能。uPFPGAMPEGASICUSBROMRAMuPCoreSRAMROMUSBMPEGFLASHFPGAUARTA/DBlockPCBSoCuPFPGAMPEGASICUSBROMRAMuPCoreSRAMROMUSBMPEGFLASHFPGAUARTA/DBlockPCBSoC1.1.1SoCVSPCB相對于PCB整機微型化：體積小、重量輕工作速度↑：傳輸路徑短，寄生效應弱，芯片內部總線速度>>PCB板總線速度功耗↓：單個芯片功耗↑，但整個系統(tǒng)功耗↓，引線電容小，驅動能力要求低可靠性↑：焊點數(shù)↓，屏蔽效果好，干擾小12SoC化實例:手機SoC化前SoC化后優(yōu)點體積小、功耗低、可靠性高、成本低以及更完善的功能和更高的性能指標。缺點復雜性上升、設計成本高、開發(fā)時間長，完全改變了先前整機系統(tǒng)的總體設計方案。1.1.2SoC特點1.1.3SoC基本構成嵌入式處理器核（如MPU、MCU或DSP）存儲器（如SRAM、SDRAM、FlashROM）專用功能模塊（如ADC、DAC、PLL、2D/3D圖形運算單元）I/O接口模塊（如USB、UART、Ethernet等）等多種功能模塊片內總線（AMBA、Wishbone、Avalon等）嵌入式處理器專用功能模塊(ADC、DAC、PLL)存儲器（RAM、ROM）I/O接口模塊(USB、UART、Ethernet)SoC基本結構片內總線1.1.4SoC與計算機SoC是屬于計算機與微電子學科交叉的新興方向。微電子方向注重電路級設計，包括管級電路設計、芯片版圖設計、材料工藝實現(xiàn)等。計算機方向注重于系統(tǒng)級設計，包括SoC結構、IP核間邏輯關系、片內總線結構設計、行為級/RTL級功能設計實現(xiàn)，F(xiàn)PGA驗證、測試驗證等。1.1.4SoC與計算機SoC是屬于計算機與微電子學科交叉的新興方向。微電子方向注重電路級設計，包括管級電路設計、芯片版圖設計、材料工藝實現(xiàn)等。計算機方向注重于系統(tǒng)級設計，包括SoC結構、IP核間邏輯關系、片內總線結構設計、行為級/RTL級功能設計實現(xiàn)，F(xiàn)PGA驗證、測試驗證等。SoC強化了計算機基礎理論知識之間的聯(lián)系，為理論與實踐的有機結合提供了有效的途徑。1.SOC集成的IO模塊包括以下哪幾個ADCUARTSPIUSBABCD提交多選題1分此題未設置答案，請點擊右側設置按鈕SoC與計算機相關基礎課程SoC類型計算控制型通信網(wǎng)絡型信號處理型201.1.5SoC類型--計算控制型211.1.5SoC類型--計算控制型微處理器CPUCISC：硬件復雜，軟件簡化，指令執(zhí)行效率低，功耗大，如IntelX86系列，微機操作系統(tǒng)（Windows系列），用于微機與工業(yè)機。RISC：硬件簡單，軟件優(yōu)化，指令執(zhí)行效率高，功耗低，如ARM系列，嵌入式操作系統(tǒng)（如PalmOS、WindowsCE），用于信息家電、個人電器、移動通信。數(shù)字信號處理器DSP通用DSP：強調高性能、高速，～1GHz嵌入式DSP：強調多功能、低功耗，～100MHz2220.7SoC設計流程計算控制型SoC示例23前放/功放：800MHz～5GHz，RFCMOS基帶：100MHz，帶CPU、SRAM、ROM等，標準CMOS調制：GSM，CDMA，WLAN，TCP/IP，Bluetooth移動電話手機的SoC1.1.5SoC類型—通信網(wǎng)絡型24編解碼：語音PCM，音樂MP3，圖片JPEG，視頻MPEG信號采集：聲音（話筒），圖像（CCD，CMOS）信號輸出：聲音（揚聲器），圖像（LCD、CRT）用于HDTV的飛利浦SoC芯片Nexperia1.1.5SoC類型—信號處理型SoC的應用領域非常廣泛消費電子（包含白色家電和黑色家電，如數(shù)字電視、DVD、STB、家庭網(wǎng)關、MP3播放器）通信設備（包含各種終端設備、接入設備和交換設備，如手機和路由器）控制類設備（包含汽車電子、儀器儀表、軍事電子、工業(yè)控制、醫(yī)療電子等，如智能化家用儀器儀表）1.1.6SoC應用領域2.手機屬于哪一種SOC類型計算控制型信號處理型通信網(wǎng)絡型無線網(wǎng)絡型ABCD提交多選題1分此題未設置答案，請點擊右側設置按鈕1.1.7SoC系統(tǒng)級研究內容軟硬件協(xié)同設計技術設計重用技術與底層相結合設計技術1.1.7SoC系統(tǒng)級研究內容1.2SoC設計關鍵技術設計重用技術低功耗設計技術軟硬件協(xié)同設計總線架構可測試性設計設計驗證物理綜合1.2.1設計重用技術基于IP的模塊級重用

建立在IP芯核基礎上的，它是將已經(jīng)驗證的各種超級宏單元電路模塊制成芯核，方便設計時使用?；谄脚_的系統(tǒng)級重用1.2.1設計重用技術基于IP的模塊級重用

建立在IP芯核基礎上的，它是將已經(jīng)驗證的各種超級宏單元電路模塊制成芯核，方便設計時使用?；谄脚_的系統(tǒng)級重用平臺是一組關于虛擬組件與體系結構框架的庫，在平臺中包含一些可集成的并且預先驗證的軟硬件IP、設計模型、EDA工具與軟件配套工具、庫單元等，同時定義了一套通過體系結構探索/集成/驗證支持快速產(chǎn)品開發(fā)的設計方法學?；贗P設計重用技術的擴展，延伸了設計重用的理念，強調系統(tǒng)級重用?；谄脚_的設計方法要求提供面向特定應用領域的設計模板。1.2.1設計重用技術IP核是指經(jīng)過反復驗證過的、具有特定功能的，可重復利用的邏輯塊或數(shù)據(jù)塊，用于專用集成電路（ASIC）或者可編輯邏輯器件（FPGA）。3.IP核有哪幾種類型？軟核固核眾核硬核ABCD提交多選題1分此題未設置答案，請點擊右側設置按鈕IP芯核的分類軟核固核硬核1.2.2低功耗設計技術芯片功耗主要由開關功耗、短路功耗和漏電流功耗等組成。

1.2.2低功耗設計技術芯片功耗主要由開關功耗、短路功耗和漏電流功耗等組成。降低功耗要從SoC的多層次立體角度出發(fā)，研究電路實現(xiàn)工藝、輸入向量控制、多電壓技術、功耗管理技術以及軟件低功耗技術等多方面綜合解決。

1.2.2低功耗設計技術芯片功耗主要由開關功耗、短路功耗和漏電流功耗等組成。降低功耗要從SoC的多層次立體角度出發(fā)，研究電路實現(xiàn)工藝、輸入向量控制、多電壓技術、功耗管理技術以及軟件低功耗技術等多方面綜合解決。功耗的降低是有限度的。首先是要限定在性能的約束范圍內，否則功耗的降低可能會導致性能的大幅度降低。1.2.2低功耗設計技術工藝級低功耗技術電路級低功耗技術邏輯（門）級低功耗技術RTL級（寄存器傳輸級）低功耗技術體系結構級低功耗技術算法級低功耗技術系統(tǒng)級低功耗技術(1)工藝級低功耗技術降低電源供電電壓，減少跳變功耗通過開發(fā)系統(tǒng)的并行性和流水線；根據(jù)用戶對電路性能的不同要求，通過操作系統(tǒng)動態(tài)控制時鐘頻率和電源電壓；根據(jù)性能的要求，實時改變供電電壓。多閾值工藝MTCMOS(Multi-ThresholdVTCMOS)變閾值工藝VTCMOS(VariableThresholdVTCMOS)

(2)電路級低功耗技術減擺幅電荷再循環(huán)總線結構（ChargeRecyclingBus）它把整個電勢差分幾等份，利用總線各數(shù)據(jù)位電容上存儲的電荷電勢的變化來傳輸數(shù)據(jù)。(3)門級低功耗技術主要通過低電壓實現(xiàn)低功耗技術，主要采用互補CMOS實現(xiàn)來實現(xiàn)。(4)寄存器傳輸級（RTL）低功耗技術RTL低功耗技術主要從降低不希望的跳變入手。降低的方法主要是消除其產(chǎn)生的條件，如延遲路徑平衡、用時鐘信號同步減少故障、結構重構。(5)體系結構級低功耗技術并行技術流水線技術預計算技術(6)算法級低功耗技術總線翻轉譯碼技術編碼技術(7)系統(tǒng)級低功耗技術門控時鐘技術異步電路技術4.體系結構級低功耗技術包括哪些編碼技術流水線技術并行技術預計算技術ABCD提交多選題1分此題未設置答案，請點擊右側設置按鈕1.2.3軟硬件協(xié)同設計技術在傳統(tǒng)的設計方法中，硬件和軟件是分開進行的，最終的集成要在硬件投片完成后才能進行，在軟件中不能糾正的設計錯誤只能通過硬件的修改和重新投片來解決，嚴重影響了投放市場的時間，提高了設計成本。

1.2.3軟硬件協(xié)同設計技術在傳統(tǒng)的設計方法中，硬件和軟件是分開進行的，最終的集成要在硬件投片完成后才能進行，在軟件中不能糾正的設計錯誤只能通過硬件的修改和重新投片來解決，嚴重影響了投放市場的時間，提高了設計成本。軟硬件協(xié)同設計方法強調軟件和硬件設計開發(fā)的并行性和相互反饋，克服了傳統(tǒng)方法中把軟件和硬件分開設計帶來的種種弊端，能協(xié)調軟件和硬件之間的制約關系，達到系統(tǒng)高效工作的目的。1.2.3軟硬件協(xié)同設計關鍵技術系統(tǒng)建模軟硬件劃分技術軟硬件協(xié)同綜合軟硬件協(xié)同仿真與驗證1.2.3.1系統(tǒng)建模目的是在最高抽象層次上利用某種高級語言，如C/C++，SystemC或統(tǒng)一建模語言（UML）等描述整個系統(tǒng)行為，獲取用戶功能需求和約束要求，驗證需求分析的正確性。全面描述系統(tǒng)功能，精確建立系統(tǒng)模型，深入挖掘軟硬件之間的協(xié)同性。明確體現(xiàn)性能描述、功能特點、技術指標、約束條件等因素。

(1)系統(tǒng)描述模型離散事件模型有限狀態(tài)機模型通信進程網(wǎng)絡模型

Petri網(wǎng)模型任務流圖模型控制數(shù)據(jù)流圖模型(2)系統(tǒng)模型要求采用形式化規(guī)范，應用逐步細化求精的思想，實現(xiàn)可變粒度的層次化任務描述能力；

(2)系統(tǒng)模型要求采用形式化規(guī)范，應用逐步細化求精的思想，實現(xiàn)可變粒度的層次化任務描述能力；并通過控制機制指導控制相關性，捕獲其并發(fā)性、時序與通信關系；

(2)系統(tǒng)模型要求采用形式化規(guī)范，應用逐步細化求精的思想，實現(xiàn)可變粒度的層次化任務描述能力；并通過控制機制指導控制相關性，捕獲其并發(fā)性、時序與通信關系；將系統(tǒng)模型與底層實現(xiàn)相關聯(lián)，通過一系列的細化與變換規(guī)則，完成功能任務到實現(xiàn)的映射；

(2)系統(tǒng)模型要求采用形式化規(guī)范，應用逐步細化求精的思想，實現(xiàn)可變粒度的層次化任務描述能力；并通過控制機制指導控制相關性，捕獲其并發(fā)性、時序與通信關系；將系統(tǒng)模型與底層實現(xiàn)相關聯(lián)，通過一系列的細化與變換規(guī)則，完成功能任務到實現(xiàn)的映射；支持快速生成系統(tǒng)原型，有利于在系統(tǒng)級進行功能驗證與性能評價。5.以下哪種模型適合描述并發(fā)、競爭及同步的特性有限狀態(tài)機離散事件Petri網(wǎng)任務流圖ABCD提交多選題1分此題未設置答案，請點擊右側設置按鈕1.2.3.2軟硬件劃分軟硬件劃分是在系統(tǒng)描述與建模層次的分析結果上，將系統(tǒng)功能合理地劃分為軟件和硬件實現(xiàn)部分，使系統(tǒng)性能與成本最優(yōu)。劃分結果力求提高速度、縮小面積、降低成本、減少功耗。軟硬件劃分是一個NP難問題。1.2.3.2軟硬件劃分根據(jù)SoC系統(tǒng)需求，結合成本、功耗、面積、實時性、和可靠性等性能參數(shù)，研究滿足系統(tǒng)約束的各種優(yōu)化算法的目標函數(shù)，探討各種優(yōu)化算法的初始解的生成、參數(shù)設置及收斂條件，設計軟硬件劃分的最優(yōu)化算法。1.2.3.2軟硬件劃分模塊名稱軟件實現(xiàn)硬件實現(xiàn)軟件成本軟件功耗硬件成本硬件功耗A58102B1010205C815108純硬件實現(xiàn)：成本40，功耗15純軟件實現(xiàn)：成本23，功耗331.2.3.2軟硬件劃分模塊名稱軟件實現(xiàn)硬件實現(xiàn)軟件成本軟件功耗硬件成本硬件功耗A58102B1010205C815108純硬件實現(xiàn)：成本40，功耗15純軟件實現(xiàn)：成本23，功耗3323≤系統(tǒng)成本≤4015≤系統(tǒng)功耗≤33設計要求：系統(tǒng)成本≤35，系統(tǒng)功耗≤206.滿足設計要求（系統(tǒng)成本≤35，系統(tǒng)功耗≤20）的軟硬件劃分方案是A軟件，B硬件，C硬件A硬件，B硬件，C軟件A硬件，B軟件，C硬件A軟件，B硬件，C軟件ABCD提交多選題1分此題未設置答案，請點擊右側設置按鈕1.2.3.2軟硬件劃分模塊名稱軟件實現(xiàn)硬件實現(xiàn)軟件成本軟件功耗硬件成本硬件功耗A58102B1010205C815108設計要求：系統(tǒng)成本≤35，系統(tǒng)功耗≤20A模塊硬件實現(xiàn)，成本10，功耗2B模塊軟件實現(xiàn)，成本10，功耗10C模塊硬件實現(xiàn)，成本10，功耗8系統(tǒng)成本=30，系統(tǒng)功耗=201.2.3.3軟硬件協(xié)同綜合軟硬件協(xié)同綜合是利用設計中的各種資源(如系統(tǒng)模型、軟/硬件模塊等)生成最優(yōu)的通信體系結構，實現(xiàn)從功能到結構再到實現(xiàn)的轉換，同時滿足系統(tǒng)性能與代價約束。通信體系結構綜合—軟硬件接口軟件綜合—軟件構件硬件綜合—硬件IP1.2.3.4軟硬件協(xié)同仿真與驗證系統(tǒng)評估與驗證是檢驗SoC設計的邏輯、功能、時間特性等是否滿足用戶需求的過程。模塊/IP核級驗證軟硬件協(xié)同仿真驗證FPGA驗證1.2.3.4軟硬件協(xié)同仿真與驗證黑盒驗證通過設計頂層接口，驗證哪些與設計實現(xiàn)技術無關的功能，不能直接訪問設計內部狀態(tài)，可控性差、可測性差。

1.2.3.4軟硬件協(xié)同仿真與驗證黑盒驗證通過設計頂層接口，驗證哪些與設計實現(xiàn)技術無關的功能，不能直接訪問設計內部狀態(tài)，可控性差、可測性差。白盒驗證保證設計實現(xiàn)相關技術的功能正確實現(xiàn)，黑盒的補充，對內部結構完全可控可見，但是不可移植。

1.2.3.4軟硬件協(xié)同仿真與驗證黑盒驗證通過設計頂層接口，驗證哪些與設計實現(xiàn)技術無關的功能，不能直接訪問設計內部狀態(tài)，可控性差、可測性差。白盒驗證保證設計實現(xiàn)相關技術的功能正確實現(xiàn)，黑盒的補充，對內部結構完全可控可見，但是不可移植?；液序炞C根據(jù)設計的內容結構寫Testcase，從設計頂層接口進行控制與觀察，驗證是否實現(xiàn)了一些主要特性，而不關心設計方法。7.軟硬件協(xié)同綜合包括哪些軟件模塊到硬件模塊接口綜合硬件模塊到軟件模塊接口綜合上位機軟件綜合硬件IP核綜合ABCD提交多選題1分此題未設置答案，請點擊右側設置按鈕1.2.4總線結構對SoC上芯核和電路模塊等的互連常采用單總線、多總線和片上網(wǎng)絡的方式。SoC總線規(guī)范需要定義各個模塊之間的初始化、仲裁、請求傳輸、響應、發(fā)送接收等過程中的驅動、時序、策略等關系。

總線結構特點SoC總線要盡可能簡單。SoC的總線應有較大的靈活性。SoC的總線要盡可能降低功耗。1.2.5可測試性設計面臨的最大挑戰(zhàn)是如何降低測試成本。SoC芯核的測試方法

并行直接接入串行掃描鏈接入設置專門的針對芯核的測試結構1.2.6設計驗證設計驗證是SoC設計中不可或缺的重要組成部分。驗證的目的是確保所設計的SoC滿足系統(tǒng)規(guī)范中定義的功能要求，這是保證SoC設計正確性的關鍵。

1.2.6設計驗證設計驗證是SoC設計中不可或缺的重要組成部分。驗證的目的是確保所設計的SoC滿足系統(tǒng)規(guī)范中定義的功能要求，這是保證SoC設計正確性的關鍵。IP核或電路模塊的驗證SoC的全功能驗證軟硬件協(xié)同驗證FPGA驗證1.2.7物理綜合物理綜合過程分為初始規(guī)劃、RTL規(guī)劃和門級規(guī)劃等多個階段。信號完整性與時序收斂分析完整性問題（串擾效應、噪聲問題、天線效應、電遷移、自熱問題以及電壓降問題）時序收斂與設計參數(shù)相互依賴（時序與面積、面積與功耗、時序與布局）

1.3SoC系統(tǒng)級設計方法自頂向下美國加州大學Irvine分校嵌入式系統(tǒng)研究小組的基于SpecC的逐層細化求精設計方法。自底向上法國TIMA實驗室系統(tǒng)級綜合小組的基于組件的多處理器核SoC設計方法。上下結合(中間相遇)美國加州大學Berkeley分校CAD研究小組的基于平臺的設計方法。

1.3SoC系統(tǒng)級設計方法SoC設計流程算法或模型的建立行為級仿真生成門級網(wǎng)表文件RTL級描述RTL級仿真邏輯綜合、優(yōu)化門級仿真、時序分析行為描述系統(tǒng)功能描述元器件模型庫1.4SoC總線結構在芯核互連的形式上，主要有共享總線、點對點連接、多總線等方式。共享總線方式是通過不同地址的解碼來完成不同主、從部件的互連，以及總線重用。

1.4SoC總線結構在芯核互連的形式上，主要有共享總線、點對點連接、多總線等方式。共享總線方式是通過不同地址的解碼來完成不同主、從部件的互連，以及總線重用。多總線方式采用多種實現(xiàn)方式：按不同速率對總線分段；采用獨立的讀寫總線；采用多個并行的總線；采用分層總線構架、采用交換矩陣或互連網(wǎng)絡。8.SOC總線包括哪些PCIeAMBAOCPWishboneABCD提交AvalonE多選題1分此題未設置答案，請點擊右側設置按鈕1.4典型SoC片上總線AMBACoreConnectAvalonWishboneOPC1.4.1AMBA總線ARM公司推出的片上總線，定義了三種可以組合使用的不同類型的總線：先進高性能總線(AHB)、先進系統(tǒng)總線(ASB)和先進外設總線(APB)。(1)先進高性能總線（AHB）AHB適合于高性能和高時鐘頻率的系統(tǒng)模塊，主要用于連接高性能和高吞吐量設備之間的連接，如CPU、片上存儲器、DMA設備和DSP或其他協(xié)處理器等。其主要特性有:單個時鐘邊沿操作，非三態(tài)的實現(xiàn)方式，支持多個主控制器，支持突發(fā)傳輸，支持分段傳輸，可配置32~128位總線寬度，支持字節(jié)、半字和字的傳輸。

(2)先進系統(tǒng)總線（ASB）AMBA的先進系統(tǒng)總線（ASB）適合于高性能的系統(tǒng)模塊。具有以下特性:突發(fā)傳送，流水方式工作，支持多總線主設備。典型的ASB系統(tǒng)包括ASB主設備、ASB從設備、ASB譯碼器、ASB仲裁器。(3)先進系統(tǒng)總線（ASB）ASB基本工作流程為

:主設備請求使用總線。仲裁器決定授權哪個主設備占用總線。

主設備一旦被授權，則啟動傳輸。譯碼器用地址線的高位來選擇從設備。從設備返回傳輸響應給主設備，數(shù)據(jù)在主設備和從設備之間傳輸。(4)先進外設總線（APB）AMBA的先進外設總線適合于任何低帶寬，并且無需高性能總線接口的外圍器件，進行數(shù)據(jù)通信。(5)AXI總線AXI協(xié)議是新一代AMBA3.0標準，總線帶寬利用率高，功能豐富。單向通道體系結構支持多項數(shù)據(jù)交換獨立的地址和數(shù)據(jù)通道增強的靈活性AXI與AHBAXI與AHBAXI與AHB9.AXI總線是哪個公司提出的總線XilinxIntelARMAMDABCD提交多選題1分此題未設置答案，請點擊右側設置按鈕1.4.2CoreConnect總線CoreConnect總線是IBM公司開發(fā)的片上總線系統(tǒng)，包括處理器本地總線PLB(ProcessorLocalBus)、片上外圍總線OPB(On-ChipPeripheralBus)、一個總線橋、兩個判優(yōu)器，以及一個設備控制寄存器(DCR)(DeviceControlRegisterBus)總線。1.4.2

CoreConnect總線PLB（ProcessorLocalBus）是高性能總線，通過總線接口單元來訪問存儲器設備，為總線傳輸?shù)闹饕l(fā)出者和接受者之間提供高帶寬、低延遲的連接。1.4.2CoreConnect總線OPB（On-ChipPeripheralBus）用于連接低性能設備，如各種外圍接口。為連接具有不同的總線寬度及時序要求的外設和存儲器提供了一條途徑，并盡量減小對PLB性能的影響。1.4.2CoreConnect總線DCR（DeviceControlRegister）用于訪問和配置PLB和OPB總線設備的狀態(tài)和控制寄存器，用來規(guī)范CPU通用寄存器設備，控制寄存器之間傳輸數(shù)據(jù)。DCR總線在內存地址映射中取消了配置寄存器，減少取操作，增加了處理器內部總線帶寬。1.4.3AVALON總線Avalon總線是Altera公司設計的用于SOPC(SystemOnProgrammableChip)中，連接片上處理器和其它IP模塊的一種簡單的總線協(xié)議，它規(guī)定了主部件和從部件之間進行連接的端口和通信的時序。Avalon總線特點開放性。接口協(xié)議簡單，容易學習，易于理解。簡單性。提供一個易于理解的總線接口協(xié)議，使用獨立的地址、數(shù)據(jù)、控制線，提供與片上邏輯的最簡單的接口。支持高達128位的數(shù)據(jù)寬度，支持2的非偶數(shù)次冪寬度的地址和數(shù)據(jù)通道。

Avalon總線特點開放性。接口協(xié)議簡單，容易學習，易于理解。簡單性。提供一個易于理解的總線接口協(xié)議，使用獨立的地址、數(shù)據(jù)、控制線，提供與片上邏輯的最簡單的接口。支持高達128位的數(shù)據(jù)寬度，支持2的非偶數(shù)次冪寬度的地址和數(shù)據(jù)通道。對同步操作的支持。所有的Avalon外設接口與Avalon交換結構的時鐘同步，不需要復雜的握手/應答機制。支持動態(tài)地址對齊?？商幚砭哂胁煌瑪?shù)據(jù)寬度的外設之間的數(shù)據(jù)傳輸。資源占用少，減少片內邏輯資源的占用。Avalon總線數(shù)據(jù)傳輸Avalon從端口傳輸Avalon主端口傳輸流水線傳輸流傳輸三態(tài)傳輸突發(fā)傳輸1.4.4Wishbone總線最先由Silicore公司開發(fā)的片上總線系統(tǒng)，現(xiàn)在已移交OpenCores組織維護。Wishbone接口在IP核模型之間定義了一組標準的信號和總線周期。通過在IP核之間創(chuàng)建一個通用的接口，可以提高系統(tǒng)的可移植性和可靠性。1.4.4Wishbone總線INTERCON定義了主設備和從設備之間的連接方式，SYSCON用于產(chǎn)生系統(tǒng)時鐘和復位信號,有4種連接方式，即點對點、數(shù)據(jù)流、共享總線和交叉連接。

1.4.4Wishbone總線INTERCON定義了