16Modelsim簡明使用指南培訓(xùn)教材電子互聯(lián)

Modelsim簡明使用指南2009.5數(shù)通開發(fā)二部劉一遠(yuǎn)目錄前言菜鳥快餐Modelsim

Modelsim的命令行方式編寫TESTBENCH進(jìn)行仿真仿真驗(yàn)證淺說

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前言MODELSIM指令欄庫窗口主窗口工具欄菜單欄目錄前言菜鳥快餐Modelsim

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菜鳥快餐建立工程指定名稱給工程加入文件全編譯裝載文件仿真菜鳥快餐選擇待仿真文件點(diǎn)擊OK打開波形窗口將信號加入波形窗口RUNALL菜鳥快餐中斷仿真觀察波形使用ZOOM工具使用ZOOM工具菜鳥快餐ZOOM縮放縮放至合適位置觀察目錄前言菜鳥快餐Modelsim

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命令行方案幾個常用命令vlib

建立仿真庫指令vlog

編譯待仿真文件指令Vsim

啟動仿真器指令vsim

命令的參數(shù)-lib<library_name><top_level_design>-t<time_unit>?指定仿真的時間分辨率

?單位可以是{fs,ps,ns,ms,sec,min,hr}?如果用了Verilog的‘timescale指令,將使用整個設(shè)計(jì)中的最小的時間精度-pli<xxx.dll>

調(diào)用pli接口的動態(tài)鏈接庫run命令參數(shù)可選的參數(shù)–-<timesteps><time_unit>?指定運(yùn)行的timesteps數(shù)量?單位可用{fs,ps,ns,ms,sec}–-step?StepstothenextHDLstatement–-continue?繼續(xù)上次在-step或斷點(diǎn)后的仿真–-all?運(yùn)行仿真器直到?jīng)]有其他的事件run命令舉例

run1000–從當(dāng)前位置運(yùn)行仿真1000timesteps

run2500ns–從當(dāng)前位置運(yùn)行仿真2500ns

run@3000–運(yùn)行仿真到timestep3000

run–all–運(yùn)行全部TESTBENCH一套指令Vsim–cvlibworkvmapworkworkvlog-incr–frun.f

Vsim

work.tb

run–allrun.do自動完成仿真步驟的宏文件–庫設(shè)置–編譯–仿真–強(qiáng)制仿真激勵能在所有的ModelSim

模式里被調(diào)用–UI)Macro->Execute–COM)do<filename>.do

能調(diào)用其他的DO文件一個run.do例子quit-simif{![infoexistswork]}{vlibwork}vlog-incr-frun.f

vsim-LSECUREIP-Lunisims_ver-LXilinxCoreLib_ver

work.oam_lm_tb-pli

libswiftpli.dll-pli

novas.dllrun-all命令行與run.do結(jié)合vsim-cdorun.do

modelsim.ini文件ModelSim使用ASCII文件,由用戶控制在ModelSim的安裝目錄一個缺省文件被提供modelsim.ini被編譯器和仿真器使用

–存有初始信息

?庫定位

?啟動文件的定位

?ModelSim其他缺省設(shè)定目錄前言菜鳥快餐Modelsim

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設(shè)計(jì)中仿真的流程功能仿真時序仿真仿真準(zhǔn)備1．設(shè)計(jì)HDL源代碼2．完成激勵代碼3．仿真模型/庫4.正確安裝modelsim5.仿真列表設(shè)計(jì)HDL代碼編寫TESTBENCH編譯添加仿真庫編譯庫圖示簡單的仿真列表的編寫仿真五個條件具備做仿真驗(yàn)證不斷完善仿真列表PASS仿真列表中的每一條保存每一次仿真的激勵以備回溯波形信號列表的保存仿真快捷方式目錄前言菜鳥快餐Modelsim

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仿真環(huán)境的模型如下圖DesignUnderVerificationTESTBENCH一句話描述Testbench仿真的語言仿真的語言有很多,須滿足下三條時序并行實(shí)例化可以使用的語言有VHDL,Verilog,Specman-e,vera,perl,tcl,System

VerilogC++DUV二個模型二個階段模塊仿真系統(tǒng)仿真DUV我們所采用的仿真結(jié)構(gòu)

WritteninTclWritteninVerilogTESTBENCHStimulusGeneratorTXTBFMDUVBFMTXT