天津大學(xué)第一講數(shù)字集成電路質(zhì)量評(píng)價(jià).ppt

TJU. ASIC Center-Arnold Shi,1,數(shù)字集成電路,天津大學(xué)電子科學(xué)與技術(shù)系 史再峰 ,TJU. ASIC Center-Arnold Shi,2,選用教材, 電子工業(yè)出版社,Jan M.Rabey等， 周潤(rùn)德翻譯 ISBN 7-121-00383-X /TN.030 TN431.2,定價(jià)68.00，蔚藍(lán)49.00,定價(jià)58.00，亞馬遜46.40,TJU. ASIC Center-Arnold Shi,3,參考資料,Neil H. E.Weste & Kamram. Eshraghian:第二版Principles of CMOS VLSI Design，Addison Wesley. Second Edition. Jan M.Rabey著 ，PRENTICE HALL 清華大學(xué)出版社影印版 REUSE METHODOLOGY MANUAL FOR SYSTEM -ON-A-CHIP DESIGNS （THIRD EDITION） Michael Keating， Pierre Bricaud，Synopsys, Inc.,TJU. ASIC Center-Arnold Shi,4,課程介紹,聯(lián)系方式: 課程討論區(qū) : 超大規(guī)模集成電路設(shè)計(jì) 不選課者不得參加聽(tīng)課和考試 ！ 國(guó)外大學(xué)該課程名稱(chēng)：CSE477,TJU. ASIC Center-Arnold Shi,5,課程目標(biāo),了解數(shù)字集成電路設(shè)計(jì)的一般方法和流程 掌握傳輸線(xiàn)理論和建模分析的方法 學(xué)會(huì)設(shè)計(jì)基本的CMOS組合邏輯和時(shí)序邏輯電路，并進(jìn)行仿真（Simulation)，學(xué)會(huì)使用設(shè)計(jì)和仿真用的EDA工具 掌握數(shù)字系統(tǒng)的時(shí)序分類(lèi)和同步異步設(shè)計(jì) 掌握簡(jiǎn)單運(yùn)算功能模塊的設(shè)計(jì) 培養(yǎng)學(xué)習(xí)數(shù)字集成電路設(shè)計(jì)相關(guān)知識(shí)的興趣 承擔(dān)起中華民族偉大復(fù)興的神圣使命，為大力發(fā)展中國(guó)集成電路產(chǎn)業(yè)貢獻(xiàn)力量。,TJU. ASIC Center-Arnold Shi,6,課程安排,集成電路質(zhì)量評(píng)價(jià) 導(dǎo)線(xiàn) CMOS反相器 CMOS組合邏輯電路 時(shí)序邏輯電路 數(shù)字電路的時(shí)序問(wèn)題 運(yùn)算功能模塊的設(shè)計(jì),TJU. ASIC Center-Arnold Shi,7,學(xué)習(xí)方式,課堂講授,認(rèn)真聽(tīng)講 課后自學(xué),完成作業(yè) 課件原則上不散發(fā)，不對(duì)外拷貝,遵德性而道問(wèn)學(xué) 致廣大而盡精微 極高明而道中庸,TJU. ASIC Center-Arnold Shi,8,大規(guī)模集成電路的設(shè)計(jì)流程(1),TJU. ASIC Center-Arnold Shi,9,大規(guī)模集成電路的設(shè)計(jì)流程(2),TJU. ASIC Center-Arnold Shi,10,數(shù)字電路設(shè)計(jì)的抽象模型,系統(tǒng)級(jí)SYSTEM,門(mén)級(jí)GATE,電路級(jí)CIRCUIT,模塊級(jí)MODULE,器件級(jí)DEVICE,TJU. ASIC Center-Arnold Shi,11,TJU. ASIC Center-Arnold Shi,12,第一章 集成電路分類(lèi) 與數(shù)字設(shè)計(jì)的質(zhì)量評(píng)價(jià),TJU. ASIC Center-Arnold Shi,13,集成電路的分類(lèi),集成電路有如下幾種分類(lèi)方法： 按功能分類(lèi)： 數(shù)字集成電路 模擬集成電路 數(shù)、?；旌霞呻娐?按結(jié)構(gòu)形式和材料分類(lèi)： 半導(dǎo)體集成電路 膜集成電路（二次集成，分為薄膜和厚膜兩類(lèi)） 按有源器件及工藝類(lèi)型分類(lèi) 雙極集成電路（TTL,ECL,模擬IC） MOS集成電路（NMOS,PMOS,CMOS） BiMOS集成電路雙極與MOS混合集成電路,TJU. ASIC Center-Arnold Shi,14,集成電路的電路規(guī)模,按集成電路的電路規(guī)模分類(lèi) 小規(guī)模集成電路(SSI) ：電路等效門(mén)：1050 中規(guī)模集成電路(MSI)：電路等效門(mén)：501K 大規(guī)模集成電路(LSI) ：電路等效門(mén)：1K10K 超大規(guī)模集成電路(VLSI) ：電路等效門(mén)：10K1000K 甚大規(guī)模集成電路(ULSI)：電路等效門(mén)：1000K1000M,吉（極）大規(guī)模集成電路（GLSI）電路等效門(mén)： 1G T大規(guī)模集成電路（TLSI）：電路等校門(mén)：1000G 繼續(xù)呢？,TJU. ASIC Center-Arnold Shi,15,集成電路的分類(lèi),按生產(chǎn)目的分類(lèi) 通用集成電路（如CPU、存儲(chǔ)器等） 專(zhuān)用集成電路（ASIC） 按實(shí)現(xiàn)方法分類(lèi) 全定制集成電路 半定制集成電路 可編程邏輯器件,TJU. ASIC Center-Arnold Shi,16,全定制集成電路,（Full-Custom Design Approach）即在晶體管的層次上進(jìn)行每個(gè)單元的性能、面積的優(yōu)化設(shè)計(jì)，每個(gè)晶體管的布局/布線(xiàn)均由人工設(shè)計(jì)，并需要人工生成所有層次的掩膜（一般為13層掩膜版圖）。 優(yōu)點(diǎn)： 所設(shè)計(jì)電路的集成度最高 產(chǎn)品批量生產(chǎn)時(shí)單片IC價(jià)格最低 可以用于模擬集成電路的設(shè)計(jì)與生產(chǎn) 缺點(diǎn)： 設(shè)計(jì)復(fù)雜度高/設(shè)計(jì)周期長(zhǎng) NRE費(fèi)用高（Non-Recurring Engineering ） 應(yīng)用范圍 集成度極高且具有規(guī)則結(jié)構(gòu)的IC（如各種類(lèi)型的存儲(chǔ)器芯片） 對(duì)性能價(jià)格比要求高且產(chǎn)量大的芯片（如CPU、通信IC等） 模擬IC/數(shù)?；旌螴C,TJU. ASIC Center-Arnold Shi,17,半定制集成電路,半定制集成電路（Semi-Custom Design Approach）即設(shè)計(jì)者在廠(chǎng)家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計(jì)，只需要生成諸如金屬布線(xiàn)層等幾個(gè)特定層次的掩膜。根據(jù)采用不同的半成品類(lèi)型，半定制集成電路包括門(mén)陣列、門(mén)海和標(biāo)準(zhǔn)單元等。,1,門(mén)陣列（GA：Gate Array）,2,門(mén)海（Sea-of-Gate）,3,標(biāo)準(zhǔn)單元（Standard-Cells）,TJU. ASIC Center-Arnold Shi,18,門(mén)陣列（GA：Gate Array）,門(mén)陣列（GA：Gate Array）有通道門(mén)陣列Channeled gate array）：就是將預(yù)先制造完畢的邏輯門(mén)以一定陣列的形式排列在一起，陣列間有規(guī)則布線(xiàn)通道，用以完成門(mén)與門(mén)之間的連接。 未進(jìn)行連線(xiàn)的半成品硅圓片稱(chēng)為“母片”。,TJU. ASIC Center-Arnold Shi,19,半定制集成電路的 “母片”,TJU. ASIC Center-Arnold Shi,20,門(mén)海（SOG：Sea-of-Gate）,門(mén)海（SOG：Sea-of-Gate）無(wú)通道門(mén)陣列（Channellessgate array）：也是采用母片結(jié)構(gòu)，它可以將沒(méi)有利用的邏輯門(mén)作為布線(xiàn)區(qū)，而沒(méi)有指定固定的布線(xiàn)通道，以此提高布線(xiàn)的布通率并提高電路性能供更大規(guī)模的集成度。 門(mén)陣列生產(chǎn)步驟： （1）母片制造 （2）用戶(hù)連接和金屬布線(xiàn)層制造,TJU. ASIC Center-Arnold Shi,21,無(wú)布線(xiàn)通道的門(mén)海 (SOG),TJU. ASIC Center-Arnold Shi,22,半定制集成電路,標(biāo)準(zhǔn)單元（Standard-Cells）：是指將電路設(shè)計(jì)中可能經(jīng)常遇到的基本邏輯單元的版圖按照最佳設(shè)計(jì)原則，遵照一定外形尺寸要求，設(shè)計(jì)好并存入單元庫(kù)中，需要時(shí)調(diào)用、拼接、布線(xiàn)。各基本單元的版圖設(shè)計(jì)遵循“等高不等寬”的原則。目前標(biāo)準(zhǔn)單元的單元集成度已經(jīng)達(dá)到VLSI的規(guī)模，用這些單元作為“積木塊”，根據(jù)接口定義可以“搭建”成所需的功能復(fù)雜的電路,TJU. ASIC Center-Arnold Shi,23,可編程邏輯器件,可編程邏輯器件這種器件實(shí)際上也是沒(méi)有經(jīng)過(guò)布線(xiàn)的門(mén)陣列電路，其完成的邏輯功能可以由用戶(hù)通過(guò)對(duì)其可編程的邏輯結(jié)構(gòu)單元（CLB）進(jìn)行編程來(lái)實(shí)現(xiàn)。 可編程邏輯器件主要有PAL、CPLD、FPGA等幾種類(lèi)型，在集成度相等的情況下，其價(jià)格昂貴，只適用于產(chǎn)品試制階段或小批量專(zhuān)用產(chǎn)品。,TJU. ASIC Center-Arnold Shi,24,設(shè)計(jì)復(fù)雜度及費(fèi)用比較,幾種集成電路類(lèi)型設(shè)計(jì)復(fù)雜度及費(fèi)用比較 Full Custom Standard Cell Gate Array Programmable Logic Device,TJU. ASIC Center-Arnold Shi,25,不同產(chǎn)量時(shí)成本與設(shè)計(jì)方法的關(guān)系,TJU. ASIC Center-Arnold Shi,26,專(zhuān)用集成電路（ASIC）的設(shè)計(jì)要求,對(duì)ASIC的主要設(shè)計(jì)要求為： 設(shè)計(jì)周期短（Time-to-Market） 設(shè)計(jì)正確率高（One-Time-Success） 速度快 低功耗、低電壓 可測(cè)性好，成品率高 硅片面積小、特征尺寸小，價(jià)格低,TJU. ASIC Center-Arnold Shi,27,SoC片上系統(tǒng),System-on-a-Chip，系統(tǒng)級(jí)芯片 出現(xiàn)在20世紀(jì)90年代末，采用電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)進(jìn)行芯片設(shè)計(jì)，將完整計(jì)算機(jī)所有不同的功能塊一次直接集成于一顆芯片上。 公認(rèn)的SOC特點(diǎn)： 由可設(shè)計(jì)重用的IP核組成 IP核應(yīng)采用深亞微米以上工藝技術(shù) 有多個(gè)MPU、DSP、MCU或其復(fù)合的IP核及存儲(chǔ)模塊,TJU. ASIC Center-Arnold Shi,28,SoC 的結(jié)構(gòu),TJU. ASIC Center-Arnold Shi,29,典型的多媒體處理SoC,TJU. ASIC Center-Arnold Shi,30,VLSI設(shè)計(jì)業(yè)面臨的關(guān)鍵問(wèn)題,設(shè)計(jì)方法學(xué)的研究：理論和設(shè)計(jì)流程。 IP核的復(fù)用。 功耗、噪聲和電遷移的分析工具。 針對(duì)大規(guī)模芯片的阻、容、感提取工具。 復(fù)雜芯片的驗(yàn)證與測(cè)試。 良率。,TJU. ASIC Center-Arnold Shi,31,數(shù)字設(shè)計(jì)的質(zhì)量評(píng)價(jià),集成電路的成本,1,功能性和穩(wěn)定性,2,性能（performance）,3,功耗和能耗,4,TJU. ASIC Center-Arnold Shi,32,晶圓（ Silicon Wafer ）,Single die,Wafer,TJU. ASIC Center-Arnold Shi,33,一個(gè)集成電路常稱(chēng)為Die,TJU. ASIC Center-Arnold Shi,34,TJU. ASIC Center-Arnold Shi,35,芯片成品率, 取決于制造工藝的復(fù)雜性的參數(shù)，大約為3 單位面積缺陷率典型為0.51 個(gè)/平方厘米 芯片成本與芯片面積的四次方成正比,TJU. ASIC Center-Arnold Shi,36,集成電路的成本,固定成本：設(shè)計(jì)等 可變成本：部件、封裝、測(cè)試等,TJU. ASIC Center-Arnold Shi,37,數(shù)字設(shè)計(jì)的質(zhì)量評(píng)價(jià),集成電路的成本,1,功能性和穩(wěn)定性,2,性能（performance）,3,功耗和能耗,4,TJU. ASIC Center-Arnold Shi,38,功能性和穩(wěn)定性,功能性 穩(wěn)定性,電壓傳輸特性,噪聲容限,再生性,方向性,扇入和扇出,理想的數(shù)字門(mén),抗噪聲能力,TJU. ASIC Center-Arnold Shi,39,電壓傳輸特性,V(x),V(y),f,表示了輸出電壓與輸入電壓的關(guān)系,VOH = f (VIL),VIL,VIH,VOL = f (VIH),TJU. ASIC Center-Arnold Shi,40,邏輯電平映射到電壓范圍,V(x),V(y),斜率= -1,斜率= -1,VOH,VOL,VIL,VIH,可接受的高電平和低電平區(qū)域分別由VIH和VIL電平來(lái)界定，代表了VTC曲線(xiàn)上增益為-1的點(diǎn),TJU. ASIC Center-Arnold Shi,41,電容耦合舉例,TJU. ASIC Center-Arnold Shi,42,噪聲容限,不確定區(qū),“1“,“0“,VOH,VIL,VOL,VIH,NMH,NML,噪聲容限越大越好，但仍不夠 ,Gnd,VDD,VDD,Gnd,為了使電路穩(wěn)定性強(qiáng)，應(yīng)該使“0”1”的區(qū)間盡可能大 低電平噪聲容限NML 高電平噪聲容限NMH,TJU. ASIC Center-Arnold Shi,43,再生性,v0,v2,v1,再生性保證一個(gè)受干擾的信號(hào)通過(guò)若干個(gè)邏輯級(jí)后逐漸收斂回到某個(gè)額定電平,TJU. ASIC Center-Arnold Shi,44,具有再生性的條件,v0,v1,v2,v3,f(v),finv(v),具有再生性,v0,v1,v2,v3,f(v),finv(v),不具有再生性,要具有再生性, VTC應(yīng)當(dāng)具有一個(gè)增益絕對(duì)值大于1的過(guò)渡區(qū)。 該過(guò)渡區(qū)以?xún)蓚€(gè)增益小于1的有效區(qū)域?yàn)檫吔纭?TJU. ASIC Center-Arnold Shi,45,Directivity(方向性),門(mén)的方向性要求是單向的: changes in an output level should not appear at any unchanging input of the same circuit In real circuits full directivity is an illusion (e.g., due to capacitive coupling between inputs and outputs) 例如: output impedance of the driver and input impedance of the receiver ideally, the output impedance of the driver should be zero input impedance of the receiver should be infinity,TJU. ASIC Center-Arnold Shi,46,扇入和扇出,扇出表示連接到驅(qū)動(dòng)門(mén)輸出端的負(fù)載的門(mén)的數(shù)目N 扇入定義為門(mén)的輸入端的數(shù)目M,TJU. ASIC Center-Arnold Shi,47,理想的數(shù)字門(mén),對(duì)于一個(gè)理想的數(shù)字門(mén) 在過(guò)渡區(qū)有無(wú)限大的增益 門(mén)的閾值位于邏輯擺幅的中點(diǎn) 高/低電平噪聲容限都等于擺幅的一半 輸入阻抗為無(wú)窮大,輸出阻抗為0,Vout,Vin,Ri = Ro = 0 Fanout = NMH = NML = VDD/2,TJU. ASIC Center-Arnold Shi,48,數(shù)字設(shè)計(jì)的質(zhì)量評(píng)價(jià),集成電路的成本,1,功能性和穩(wěn)定性,2,性能（performance）,3,功耗和能耗,4,TJU. ASIC Center-Arnold Shi,49,傳播延時(shí)定義了對(duì)輸入端信號(hào)的響應(yīng)快慢,t,Vout,Vin,輸入波形,輸出波形,t,信號(hào)斜率,Vin,Vout,TJU. ASIC Center-Arnold Shi,50,傳播延時(shí)建模分析,用一階 RC網(wǎng)絡(luò)分析,R,C,vin,vout,vout (t) = (1 et/)V where = RC,到達(dá)50%的點(diǎn)的時(shí)間 t = ln(2) = 0.69 ,到達(dá)90%的點(diǎn)的時(shí)間 t = ln(9) = 2.2 ,TJU. ASIC Center-Arnold Shi,51,數(shù)字設(shè)計(jì)的質(zhì)量評(píng)價(jià),集成電路的成本,1,功能性和穩(wěn)定性,2,性能（performance）,3,功耗和能耗,4,TJU. ASIC Center-Arnold Shi,52,功耗和能耗,功耗意味著電路的每一次運(yùn)算消耗多少能量及電路耗散多少熱量 峰值功耗 Ppeak = Vddipeak 平均功耗 p(t) = v(t)i(t) = Vddi(t) Pavg= 1/T p(t) dt = Vdd/T idd(t) dt 功耗分為靜態(tài)部分和動(dòng)態(tài)部分兩類(lèi),E (joules) = CL Vdd2 P01 + tsc Vdd Ipeak P01 + Vdd Ileakage P (watts) = CL Vdd2 f01 + tscVdd Ipeak f01 + Vdd Ileakage,TJU. ASIC Center-Arnold Shi,53,業(yè)界消息：英特爾研制出22納米微處理器制造工藝,2009.9.23日消息，英特爾美國(guó)信息技術(shù)峰會(huì)(IDF)于今日在美國(guó)舉行，該公司總裁歐德寧在峰會(huì)上展示了世界上第一款基于22納米制造工藝可工作芯片的硅晶圓。據(jù)介紹，22納米的工藝將出現(xiàn)在未來(lái)英特爾的處理器中。 歐德寧展示的22納米晶圓由多個(gè)芯片構(gòu)成，每個(gè)芯片都包含364兆位的SRAM存儲(chǔ)器，在指甲蓋大的面積上集成了29億個(gè)晶體管。 英特爾預(yù)計(jì)今年年底會(huì)推出32納米制程的westmere處理器產(chǎn)品線(xiàn)，明年晚些時(shí)候推進(jìn)的新架構(gòu)sandy bridge也采用32納米技術(shù)；,預(yù)計(jì)2011年開(kāi)始啟用22納米技術(shù)，到2012年開(kāi)始啟用第二代22納米技術(shù)，并有望出產(chǎn)第一代的原生八核心處