基于FPGA的以太網(wǎng)物理層信號處理器的研究.pdf

第 2 8卷第 4期 2 0 0 5年 1 2月 電 子器件 Ch i n e s e J o u r n a l o f El e c t r o n De v i c e s Vo 1 2 8 No 4 De c 2 00 5 Re s e a r c h o n Et h e r ne t Ph y s i c a l La y e r Pr o c e s s o r Ba s e d o n FPGA W ANG K u n FEN G Do n g q i n I n s t i t u t e o fAd v a n c e d Pr e s s C o n t r o l Z h e j i a n g Un i v e r s i t y Ha n g z h o u 3 1 0 0 2 7 C h i n a Abs t r a c t I n o r de r t o t a k e t he a dv a nt a ge of FPGA TECH t o r e a l i z e t he f u n c t i on s of hu b c o nt r o l l e r c hi p a nd De c o d e En c o d e e h i p t h i s p r o c e s s o r a d o p t s t o p d o wn d e s i g n f l o w t o a c t u a l i z e En c o d e De c o d e me c h a n i s m f or M a nc he s t e r Co de And f o r t he f i r s t t i m e FPGA i s u s e d t O de a l wi t h a na l og s i g n a l s t r a n s f e r r e d on t he Et h e r n e t wi t h t h e h e l p o f a d i f f e r e n t i a l c i r c u i t Fu r t h e r mo r e i t r e a l i z e s s o me f u n c t i o n s o f DLL Da t a Li n k La y e r s u c h a s CRC一 3 2 me c h a n i s m Th i s r e s e a r c h wi d e n s t h e a p p l i c a t i o n o f FP GA i n t h e f i e l d o f d a t a s i gn a l p r oc e s s i n g a n d i t c o nt r i b ut e s a va l i d s ol u t i o n t o u ni f y t he PH Y a nd t he DLL da t a pr o c e s s i ng i n FP GA Ke y wo r d s F PGA En c o d e De c o d e me c h a n i s m CRC一 3 2 me c h a n i s m EEACC 6 1 40 基于 F P GA的 以太 網(wǎng)物理層信號處理器的研 究 汪 昆 馮冬 芹 浙江大學(xué) 先進(jìn)控制研究所 杭州 3 1 0 0 2 7 摘 要 為了利用 F P GA靈活實現(xiàn)以太網(wǎng)中繼器芯片和編解碼芯片的功能 本處理器采用 自上而下的模塊化設(shè)計思想 實現(xiàn) 了 Ma n c h e s t e r 編碼 的編 解碼算法 開 創(chuàng)性地將 F P GA應(yīng) 用在 以太 網(wǎng)物理信 號的處理 上 同時該處理器 還實現(xiàn) 了部分?jǐn)?shù)據(jù) 鏈 路層的功能 例如 C R C一3 2差錯校驗算法 拓寬 了 F P GA在數(shù)字信號處理領(lǐng)域 的應(yīng) 用 更為 F P GA將 以太 網(wǎng)物理層 和數(shù)據(jù)鏈 路層 信號處理 統(tǒng)一 實現(xiàn) 提供 了有效地解決方案 關(guān)鍵詞 F P G A 編解碼算法 C R C 一 3 2 差錯校驗算法 中 圖分 類號 T P 3 9 3 1 1 文獻(xiàn) 標(biāo)識 碼 A 文 章編 號 1 0 0 5 9 4 9 O 2 O O 5 O 4 一 O 8 5 5 一 O 4 傳 統(tǒng) 的以太 網(wǎng)物 理層芯 片分 為物 理層 編解碼 芯 片 R TL 8 2 0 1 R T L8 2 0 8等 和 集 線 器 控 制 芯 片 DM9 0 8 1 8 3 C 7 9 5等 兩者 均采 用 A S I C Ap p l i e a t i o n S p e c i f i c I n t e g r a t e d C i r c u i t 技 術(shù) 具 有高 速 高 集成度 單芯片成本低等特點 但是同時存在著成片 后邏輯不能再改動的缺點 對于一些需要經(jīng)常改動 其內(nèi)部邏輯的場合 其應(yīng)用受到了一定 的限制L 1 目 前對 于工 業(yè) 以太 網(wǎng) 多種 通訊 協(xié)議 同 時并存 但是 大 多數(shù) 是基 于 同樣 的 1 O M 以太 網(wǎng) 不 同之 處 在 于 上 層協(xié) 議 的處理 機制 不 同 而 常用 的處 理模式 是 下層 通訊模塊 MC U 微處理器 這樣則需 要兩塊 芯 片E z 3 而 采用 F P GA F i e l d P r o g r a mma b l e Ga t e Ar r a y 進(jìn) 行 以太 網(wǎng)物 理層 信 號 處 理 可 以對 于解 碼 以 后 的數(shù)字 信號 進(jìn)行 進(jìn)一 步處 理 從 而 只需 一塊 芯 片 更重要的在于 F P GA 由于其通用性強 設(shè)置靈活的 特點 能夠根據(jù)要求快速更改內(nèi)部邏輯設(shè)計 對 于設(shè) 計適用于各種不同通訊協(xié)議 的協(xié)議芯片具有 AS I C 方式所不可比擬的優(yōu)勢 本處理器正是利用該特性 開創(chuàng)性地將 F P GA應(yīng)用在 以太 網(wǎng)物理層信 號的處 理方 面 實現(xiàn) 了 Ma n c h e s t e r編碼的編解碼算法 在 收稿 日期 2 0 0 5 0 4 2 8 基金項 目 國家 自然科學(xué)基金項 目資助 6 0 4 2 1 0 0 2 作者簡介 汪 昆 1 9 7 8 一 男 研究生 從 事現(xiàn)場總線方 面的研究 和開發(fā) k e l v i n 2 u h o t ma i l c o rn 維普資訊 8 5 6 電 子 器 件 第 2 8卷 此 基礎(chǔ) 上 實現(xiàn) 了 以太 網(wǎng)集 線器 芯 片 和 編解 碼 芯 片 的靈 活選擇功能 同時嘗試進(jìn)行數(shù)據(jù)鏈路層 的信號 處理 功能 實現(xiàn) 了 C R C 一 3 2差 錯校 驗算 法 為進(jìn) 一 步 利 用 F P GA 進(jìn)行 數(shù) 據(jù) 鏈 路 層 的 數(shù)據(jù) 處 理 奠定 了基 礎(chǔ) 1 處理器硬件設(shè)計框 圖 圖 1為 處理 器 的硬件 實 現(xiàn) 框 圖 其 中包 括 以下 幾個 主要 部 件 網(wǎng)絡(luò) 變壓 器 接 收信 號 處 理 電路 晶 振和 核心芯 片 F P GA 臣 I l處 理 器 硬 件 框 圖 1 網(wǎng)絡(luò)變壓 器 主要用 來實 現(xiàn)信 號 隔離功 能 和 網(wǎng)絡(luò)終 端器 功能 2 接 收信號 處理 電路 以太 網(wǎng)信 號是 通過 曼 徹 斯 特編碼 方 式 差分 傳 輸 的 對 于處 理 數(shù)字 信 號 的 F P GA 來說 沒 有辦法 辨識這 種 差分 傳輸 的信號 而 接收信號處理電路采用一個差分放大 電路 對于信 號進(jìn) 行整形 同時提 高 了電平 將 曼徹 斯 特差分 信號 轉(zhuǎn)換 成 F P GA 可 以辨識 的數(shù)字 信號 輸入 3 晶振 該 處 理器采 用 了 8 0 M 的 晶振 作 為 處理器的采樣頻率 來進(jìn)行信號的解碼和編碼工作 4 核 心 芯 片 F P GA 本 處理 器 充分 利用 F P G A 靈 活設(shè) 置 高速 處理 數(shù) 字信 號 的特 點 對 于 以太 網(wǎng)信 號進(jìn)行 解 碼 和 編碼 同時 可 以通 過 硬件 描 述 語 言 對 于信號 的轉(zhuǎn) 發(fā) 和存 儲 進(jìn)行 控 制 靈 活 多變 的 實 現(xiàn) 各種功 能 2 處理器軟件設(shè)計框 圖 這 一 部 分 將 著重 介 紹 Ma n c h e s t e r編碼 的編 解 碼 算法 和 C RC 一 3 2 差 錯校 驗算 法 的實現(xiàn) 這也 是本 處 理器 的核 心部分 圖 2是 F P GA 的 內(nèi)部 模塊 圖 我們 采用 了 Ve r i l o g硬 件描 述 語 言對 于 F P GA 進(jìn) 行設(shè) 置 采 用 自頂 而 下 的設(shè) 計 方 式 并將 處理 器按 照 功 能設(shè) 計 分 為 四 個 模塊 主 控 制模 塊 解 碼模 塊 存 儲 模 塊和 編 碼模 塊 主控制模塊 負(fù)責(zé)調(diào)度 決定對于接收的數(shù)據(jù) 進(jìn)行 如何 處 理 同時決定 在何 時進(jìn)行 數(shù) 據(jù)的轉(zhuǎn) 發(fā) l 送信 正端 解 l 控制 塊 F P G A 接收f J 碼 l 囊 l 發(fā) 送 信 號 負(fù) 端 塊r I I 塊I 兒 I l 發(fā)送信號 丌 l G A接收信號 編 J 緩 存 區(qū) 碼 發(fā) 送 信 號 負(fù) 瑞 模 塊 F P GA 圖 2 FPGA 內(nèi) 鄙 模 塊 圖 解 碼 模 塊 對 于 R J 4 5 口 上 的 數(shù) 據(jù) 進(jìn) 行 解 碼 將 Ma n c h e s t e r編 碼 發(fā) 送 的 數(shù) 據(jù) 按 字 節(jié) 解 碼 成 NRZ 碼 存儲 模 塊 包 括 兩個 5 1 2 B YT E 的 RA M 分 別 存儲從解碼模塊送過來 的數(shù)據(jù) 支持異步讀取 編 碼 模 塊 收到 主控 制 模塊 發(fā) 送 數(shù)據(jù) 的信 號 從 存 儲模 塊 中按位讀取 出待發(fā)送 的數(shù)據(jù) 然后按 照 Ma n c h e s t e r 編碼 方式 發(fā)送 出去 2 1 編解 碼 算法 實現(xiàn) 2 1 1 解碼 算 法 以太 網(wǎng)信 號 是 以 Ma n c h e s t e r 編 碼 方 式 差 分 發(fā) 送 的 而 Ma n c h e s t e r 編碼 方式 發(fā)送 數(shù)據(jù) 時是 分 為兩 個部分發(fā)送的 前半個時段傳送信號是該時段傳送 比特值 的反 碼 后半個 時段傳送 的是 該 比特值 本 身 這 種 發(fā)送 方 式?jīng)Q 定 了在一 個 時 間段 內(nèi) 其 中 間點 中 有一 個信號 電平 的變化 正 因為如此 Ma n c h e s t e r 編碼 方 式在 發(fā)送信 號 的 同時 也 傳輸 了 同步信 息 可 以使 網(wǎng)絡(luò)上 的每一 個設(shè) 備保 持 同步 I 3 解碼 算法 正是 利用 這個 特性 來完成 以太 網(wǎng)信 號 的采 集 以 4 0 M 采樣 頻 率 為例 查 看 圖 3 采 樣 和 同步 收到 的 信號 監(jiān) 測 到 跳 變沿 后 開 始 計 數(shù) 計 數(shù)是 為 了保 證 芯 片 只采 集 在 一個 位 時 段 的 中間點 的 電平 跳 變 避 開 時段 起 始 點 的 電平 跳 變 當(dāng)監(jiān)測到一個 電平跳變后 芯片只有在計數(shù) 器 計 到 3時 才重 新 開始 監(jiān) 測 電平 跳 變 當(dāng)使 用 4 0 M 鐘 振 一個 時鐘 周期 為 2 5 U S 而 當(dāng)計 數(shù) 器計 到 3時 也 就是 7 5 U S 正好 避 開 了起 始 點 的可能 出現(xiàn) 的 電平 跳變 從 而保證了信號 同步和監(jiān)測到的電平跳變必 定是中間點的 計數(shù)器清零 一直等到再次檢測 到 電平 變化 計數(shù)器 重新 開 始計 數(shù) 對于 1 0 M 網(wǎng)絡(luò) 實際的采樣頻率應(yīng)該在 8 O M 之上 因為這樣 才 可 以保 證數(shù) 據(jù)解 碼 的正確 性 而對 于 1 0 0 M 甚至 1 0 0 0 M 網(wǎng)絡(luò) F P GA 已經(jīng)提供了一 些特殊的采樣方法 例如帶 P L L功能 以實現(xiàn)對 于 高頻信 號 的足 夠 的采樣頻 率 2 1 2 編 碼 算法 由 于 Ma n c h e s t e r編碼 機 制 是 在 一 個 數(shù) 據(jù) 發(fā) 送 位 中有一 次 電平變 換 所 以在發(fā) 送時 實 際的碼 元 發(fā) 維普資訊 第 4期 汪 昆 馮 冬 芹 基 于 F P GA 的 以 太 網(wǎng)物 理 層 信 號 處 理 器 的研 究8 5 7 圉 3 M a n c h e s t e r解 碼 機 理 送頻率是 網(wǎng)絡(luò)傳輸速度 的兩倍 也就是說 對于 1 0 M 的網(wǎng)絡(luò) 此時 的碼元 發(fā)送 頻率 為 2 0 M 而本 處理 器選 用的 8 0 M 的晶振可 以方便 的分頻出 2 0 M 的 頻率 當(dāng)有數(shù)據(jù)傳輸時 芯片要將解碼后信號按照 Ma n c h e s t e r編碼 方式 發(fā)送 出去 而在 數(shù)據(jù) 發(fā) 送完 畢 時 TX D 要保持高電平三個 B i t Ti me s 當(dāng)沒有數(shù) 據(jù)傳輸時 處理器必須每隔 8 r D S 到 2 4 ms之間發(fā)出 一 個 NL P脈 沖 No r ma l Li n k P u l s e 以通 知 對側(cè) 通 訊設(shè)備 連接 仍然 有效 本 編解 碼 算法 對 于 Ma n c h e s t e r編 碼都 是 通 用 的 所 以對 于 1 0 M 1 O O M 甚 至 1 0 0 0 M 網(wǎng)絡(luò)都 是 適 用 的 而不 同之 處在 于 采樣 頻率 的 不 同 對 于 1 0 M 網(wǎng)絡(luò)相對頻率比較低的網(wǎng)絡(luò) 可以采用 比較高的 采樣 頻 率 來保 證 解 碼 后 數(shù) 據(jù) 的正 確 性 而對 于 1 0 0 M 甚 至 1 0 0 0 M 網(wǎng)絡(luò) 不 適 合 采 用 更 高 的 采 樣 頻 率 而 目前 幾大 F P GA 廠 家推 出了一 些特 殊 方法 解 決 該 問題 例 如增 加 P I I 功 能 在 完成 數(shù)據(jù) 采集后 解碼算 法則是 通用 的 2 2 C R C 一 3 2差 錯校 驗算 法 循 環(huán) 冗 余 校 驗 C R C C y c l i c R e d u n d a n c y C h e c k 是用來在網(wǎng)絡(luò)傳輸中進(jìn)行信息的校對 當(dāng)數(shù) 據(jù)在傳輸過程中發(fā)生了錯碼和誤碼 C R C將盡最大 可能檢測出來 但并不糾正傳輸差錯 由于其原理簡 單 實現(xiàn)方便 因此在通信 系統(tǒng) 中得 到了廣 泛的應(yīng) 用 C R C差錯校驗功能屬于數(shù)據(jù)鏈路層的傳輸差錯 控制 功 能 并不 是物 理鏈 路層 的必 需功 能 但 是 由于 為了提高傳輸數(shù)據(jù)的可靠性 減少錯碼和誤碼率 同 時嘗試實現(xiàn)部分?jǐn)?shù)據(jù)鏈路層 功能 本處理器實現(xiàn)了 C RC差 錯 校驗算 法 為 進(jìn)一 步進(jìn) 行數(shù) 據(jù) 鏈路 層 的數(shù) 據(jù)處 理進(jìn)行 了基礎(chǔ)性 研究 C R C校驗 采用 多項 式 編碼 方法 被處 理 的數(shù)據(jù) 塊 可 以看 作 是 一 個 階 的 二 進(jìn) 制 多 項 式 由 a 一 z 一 日 n 2 z 一 日 1 z 日 0 如一個 8位 二進(jìn)制 數(shù) 1 0 1 1 0 1 0 1可 以表 示 為 1 z O x I x I x O x 1 z 0 z 1 多項 式乘 除法 運算 過程 與普通代 數(shù) 多項 式 的乘除 法 相同 多項 式 的加減 法運 算 以 2為 模 加減時不進(jìn) 錯位 和邏輯異或運算一致 采用 C R C校驗時 發(fā)送方和接收方用同一個生成多項式 g z 并且 g z 的首位和最后一位 的系數(shù)必須 為 1 C RC的處理 方 法是 發(fā)送 方 以 g z 去 除 t z 得 到余數(shù)作為 CR C校驗碼 校驗時 以計算的校正結(jié) 果是否為 0為據(jù) 判斷數(shù)據(jù)幀是否出錯 3 而在 常用 的通 訊 網(wǎng)絡(luò) 中 大 多 采 用 C R C 一 3 2差 錯校驗算法 即發(fā)送方從 開始發(fā)送數(shù)據(jù)時就開始計 算 C RC校 驗碼 可 以按 位 計 算 也可 以按 字 節(jié)來 計 算 在發(fā)送 完 所有 的數(shù) 據(jù)后 將計 算好 的 C R C校驗 碼 添 加到發(fā)送 數(shù)據(jù) 的最后 C R C 一 3 2則 表示 C R C碼 為 4 b y t e 3 2 b i t 而 C R C一3 2的生 成多 項式 是 g z 一 z z z z 一 z z z u z z z z z z z 1 在 常見 的 C RC 一 3 2差 錯 校 驗 算 法 通 常 由兩 種 方法 來 實 現(xiàn) 一種 就是 比特 型 C RC算 法 另 一種 是 字 節(jié) 型 C R C算 法 字 節(jié)型 C R C算 法基 于這樣 一 個原 理 計 算 本字 節(jié) 后 的 C R C 碼 等 于 上 一 字 節(jié) 余 式 C R C碼 的 低 8 位左 移 8位 加 上上 一字 節(jié) C R C 右移 8位 和本 字節(jié) 之 和 后所 求得 的 C R C碼 如果把 8位 二進(jìn)制 序列 數(shù) 的 C RC 共 2 5 6個 全 部 計算 出來 放在 一 個 表 里 編 碼 時只要 從 表 中查 找 對應(yīng) 的值進(jìn) 行處 理 即可 這 個方法可 以極大 的提高計算速度 但需要占據(jù)一定 的存 儲 空 間 比特 型 C RC算法則 是 基 于計 算 本位 后 的 C R C 碼 等于 上一位 C RC碼 乘 以 2 后 除 以多項 式 所得 的 余數(shù) 再 加上 本位 值除 以 多項式 所得 的余數(shù) 這種 算 法代碼簡單 占用內(nèi)存較小 但是對 于處理器來說 由于 需 要按 位 計 算 C RC 占用 了大 量 處 理 器 時 間 所以應(yīng)用 比較少 而 F P GA進(jìn)行數(shù)字邏輯運算是其 優(yōu)勢 同時 由于是基 于硬 件 對于信號可 以并行處 理 所以本處理器采用了該算法來實現(xiàn) C R C計算 首 先 確定 數(shù) 據(jù) 的長 度 即確 定 何 時 開 始 計 算 C RC 何 時 停 止 計 算 C RC 然 后 按 位 跟 特 征 值 3 2 h 0 4 Cl l D B7相 與 所 得 值 再 加 上 上 一 位 產(chǎn) 生 的 C R C校驗碼 即是該位的校驗碼 F P GA其特點在 于處理數(shù)字信號速度快 并行處理數(shù)據(jù) 因此這種按 位進(jìn)行 C R C計算的方式非常適合 F P GA 同時算法 簡單 占用內(nèi)存少 通過 Ve r i l o g硬件描述語言編寫 僅僅需要十多行代碼就可以實現(xiàn) 在實際應(yīng)用 中該 算 法實 現(xiàn)方 法 也能滿 足各 方 面的要 求 維普資訊 8 5 8 電 子 器件 第 2 8卷 2 3 其 他功 能模塊 2 3 1 控制模 塊 控制模塊負(fù)責(zé)控制 F I F O的數(shù)據(jù)讀寫功能和進(jìn) 行通訊信號的收發(fā)控制 目前 由于主要工作在物理 層 所以控制功能比較簡單 而后期工作將重點在這 個方面進(jìn)行進(jìn)一步的研究開發(fā) 爭取逐步實現(xiàn)一些 數(shù)據(jù)鏈路層功能 使其成為處理器的核心模塊 2 3 2 FI FO F I F O模塊的實現(xiàn)是基于 F P GA芯片提供 的資 源 硬件上 F P GA提供了足夠大的 R AM 可以用來 儲存數(shù)據(jù) 而在程序方面 則可以直接調(diào)用廠家提供 的 I P C o r e 從 而 生成 兩個 先進(jìn) 先 出 的 F I F O 用 于 存 儲 兩個 通 道 上 的以太 網(wǎng)數(shù)據(jù) F I F O 模塊 緩 存 了部 分的接收數(shù)據(jù) 一定程度提高了接收數(shù)據(jù)的正確性 3 結(jié)束語 本 處 理 器 已經(jīng) 在 1 O M 網(wǎng) 絡(luò) 中試 驗 成 功 可 以 靈活實現(xiàn) 以太網(wǎng)數(shù)據(jù)信號的編解碼功能和信號接收 轉(zhuǎn)發(fā) 功 能 并在 工業(yè) 以太 網(wǎng) E P A 協(xié)議 系統(tǒng) 中正在 嘗 試應(yīng)用 同時本處理器提 出的 Ma n c h e s t e r 編解碼算 法和 C R C 一 3 2算 法具有一定的通用性 可 以應(yīng)用在 各種工業(yè)以太 網(wǎng)協(xié)議 中的數(shù)據(jù)鏈路層信號處理 中 為利用 F P GA技術(shù)處理工業(yè) 以太 網(wǎng)信號奠定 了基 礎(chǔ) 參 考文 獻(xiàn) 1 趙雅興 F P GA 原理 設(shè)計及應(yīng) 用 M 天津 天津 大學(xué) 出版 社 1 9 9 9 2 馮冬芹 黃文君 工業(yè)通信 網(wǎng)絡(luò)與系統(tǒng)集成 M 北京 科學(xué) 出 版社 2 0 0 4 3 I E E E S t d 8 0 2 3 P a r t 3 C a r r i e r s e n s e mu l t i p l e a c c e s s wi t h c o l l i s io n d e t e c t ion CS M A CD a c c e s s me t h o d a n d p hy s i c a l l a y e r s p e c i f i c a t i o n s 2 0 0 0 E d i t i o n s I s 0 I E c 8 8 0 2 3 2 0 0 0 上 接 第 8 4 5頁 3 降低 芯 片封 裝 中 的 電源 和 地 管 腳 的 電感 比如 增 加 電源 地 的管 腳 數(shù) 目 減 短 引 線 長度 采 用 更好 的封裝 等 4 增 加 電源 和地 的互 相耦 合 電感 也可 以減 小 回路總 的 電感 因此要讓 電源和地 的管 腳成對 分 布 并 盡量靠 近 5 給系統(tǒng) 電源增加去耦 電容 這些電容可 以 給高頻的瞬變交流信號提供低 電感的旁路 而變化 較慢的信號仍然走系統(tǒng)電源 回路 雖然負(fù)載電容也 可以看作去耦 電容 但由于其電容相對較小 所以對 交流旁路作用不大 6 考慮在 芯片封裝 內(nèi)部使用去耦 電容 這樣 高頻電流的回路 電感會非常小 能在很大 程度上減 小芯片 內(nèi)部 的同步 開關(guān) 噪聲 參考文 獻(xiàn) 1 Ve mu r u S R Ac c u r a t e s i mu l t a n e o u s s wi t c h i n g n o i s e e s t i ma t i o n i n c l u d i n g v e l o c i t y s a t u r a t i o n e f f e c t s J I E EE T r a n s Co mp Pa c k a g a n d M a n u f a c t Te c h n o l B 1 9 9 6 3 1 9 3 4 4 3 4 9 2 Ve mu r u S R E f f e c t s o f s i mu l t a n e o u s s wit c h i n g n o i s e o n t h e t a p e r e d b u f f e r d e s i g n J I E E E T r a n s VL S I S y s t 1 9 9 7 9 5 2 9 0 3 0 0 3 Va n V a l k e n b u r g M E N e t w o r k An a l y s is M E n g l e wo od Cl i f f s NJ P r e n t i c e Ha l l 19 7 4 6 1 3 9 1 6 3 4 L a r s s o n P Re s o n a n c e a n d d a mp i n g i n C MOS c i r c u i t s wi t h o n c h i p d e c o u p l i n g c a p a c i t a n c e J I E EE