硬件工程師筆試模擬試題

1、硬件工程師筆試模擬試題模擬電路 1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子）2、平板電容公式(C=S/4kd)。（未知）3、最基本的如三極管曲線特性。（未知）4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子）5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反 饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用）（未知）6、放大電路的頻率補償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子）7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知）8、給出一個查分運放，如何相位補償，

2、并畫補償后的波特圖。（凹凸）9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺 點，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知）10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知）11、畫差放的兩個輸入管。（凹凸）12、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的 運放電路。（仕蘭微電子）13、用運算放大器組成一個10倍的放大器。（未知）14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點 的 rise/fall時間。(Infineon筆試試題)15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間

3、的電壓，輸出電壓分別為C上電壓和R上電 壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。當(dāng)RCT時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知）16、有源濾波器和無源濾波器的原理及區(qū)別?（新太硬件）17、有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過低通、 帶通、高通濾波器后的信號表示方式。（未知） 18、選擇電阻時要考慮什么？（東信筆試題）19、在CMOS電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用P管 還是N管，為什么？（仕蘭微電子）20、給出多個mos管組

4、成的電路求5個點的電壓。(Infineon筆試試題)21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述 其優(yōu)缺點。（仕蘭微電子）22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸）23、史密斯特電路,求回差電壓。（華為面試題）24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機的,12分之一周期.) （華為面試題）25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。（仕蘭微電子）26、VCO是什么,什么參數(shù)(壓控振蕩器?) （華為面試題）27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子）28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知）29、求鎖相

5、環(huán)的輸出頻率，給了一個鎖相環(huán)的結(jié)構(gòu)圖。（未知）30、如果公司做高頻電子的，可能還要RF知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未知）31、一電源和一段傳輸線相連（長度為L,傳輸時間為T），畫出終端處波形，考慮傳輸線 無損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知）32、微波電路的匹配電阻。（未知）33、DAC和ADC的實現(xiàn)各有哪些方法？（仕蘭微電子）34、A/D電路組成、工作原理。（未知）35、實際工作所需要的一些技術(shù)知識(面試容易問到)。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運放，布版圖注意的地方等等,一般會針對簡歷上你所寫做過的東西具體問，肯定會問得很細(xì)（所以別把什么都寫上，精通之

6、類的詞也別用太多了），這個東西各個人就 不一樣了，不好說什么了。（未知）數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。3、什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。 同時在輸出端口應(yīng)加一個上拉電阻。4、什么是Setup 和Holdup時間？（漢王筆試）5、setup和holdup時間,區(qū)別.（南山之橋）6、解釋setup

7、 time和hold time的定義和在時鐘信號延遲時的變化。（未知）7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA 2003.11.06 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā) 器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 保持時間是指觸發(fā)器的時鐘信號上升沿到

8、來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微 電子）9、什么是競爭與冒險現(xiàn)象？怎樣判

9、斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試）

10、 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進入亞 穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平 上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。12、IC設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋）13、MOORE 與 MEELEY狀態(tài)機的特征。（南山之橋）14、多時域設(shè)計中,如何處理信號跨時域。（南山之橋）15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）Delay q,還有 clock的del

11、ay,寫出決 定最大時鐘的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題）18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 2003.11.06 上海筆試試題）19、一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（威盛VIA 2003.11.06 上海筆試試題）20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點），全加器等等。（未知）22、卡諾圖寫出邏輯表達使。（威盛VIA 2003.11.06 上海筆

12、試試題）23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛筆試題circuit design-b

13、eijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）27、用mos管搭出一個二輸入與非門。（揚智電子筆試）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain wh

14、ich input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09）29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆 試）30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題）31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試）32、畫出Y=A*B+C的cmos電路圖。（科廣試題）33、用邏輯們和cmos電

15、路實現(xiàn)ab+cd。（飛利浦大唐筆試）34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子）35、利用4選1實現(xiàn)F(x,y,z)=xz+yz。（未知）36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化 簡）。37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。 （Infineon筆試）38、為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什 么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）39

16、、用與非門等設(shè)計全加法器。（華為）40、給出兩個門電路讓你分析異同。（華為）41、用簡單電路實現(xiàn)，當(dāng)A為輸入時，輸出B波形為（仕蘭微電子）42、A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知）43、用波形表示D觸發(fā)器的功能。（揚智電子筆試）44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試）45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題）46、畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。（威盛）47、畫出一種CMOS的D鎖存器的電路圖和版圖

17、。（未知）48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）49、簡述latch和filp-flop的異同。（未知）50、LATCH和DFF的概念和區(qū)別。（未知）51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。 （南山之橋）52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為）53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻

18、？56、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出 carryout和next-stage. （未知）57、用D觸發(fā)器做個4進制的計數(shù)。（華為）58、實現(xiàn)N位Johnson Counter,N=5。（南山之橋）59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭 微電子）60、數(shù)字電路設(shè)計當(dāng)然必問Verilog/VHDL，如設(shè)計計數(shù)器。（未知）61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋）62、寫異步D觸發(fā)器的verilog module。（揚智電子筆試）module

19、 dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posed

20、ge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器 件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; alwa

21、ys (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知）67、用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（未知）68、一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解 的）。（威盛VIA 2003.11.06 上海筆試試題）69、描述一個交通信號燈的設(shè)計。（仕蘭微電子）70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分

22、錢。（揚智電子筆試）71、設(shè)計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢 數(shù)。 （1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設(shè)計 的要求。（未知）72、設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計 工程中可使用的工具及設(shè)計大致過程。（未知）73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛）74、用FSM實現(xiàn)的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： b： 請畫出state machine；請用RTL描述其state machine。（未知）75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫）。（飛利浦大唐 筆試）76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試）77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，