fpga數(shù)字頻率計

1、現(xiàn)代電子技術(shù)綜合實(shí)驗(yàn)（數(shù)字頻率計）實(shí)驗(yàn)報告姓名肖駿學(xué)號 時間2011年4月30日 摘要 本次試驗(yàn)通過對數(shù)字頻率計原理的掌握，利用已有的數(shù)字電路設(shè)計知識，配合相應(yīng)的軟件，如ISE軟件的使用（設(shè)計輸入、仿真、實(shí)現(xiàn)），了解可編程邏輯器件（FPGA）的一般情況，通過verilog語言的描述來設(shè)計滿足要求的數(shù)字頻率計。并根據(jù)實(shí)驗(yàn)結(jié)果對誤差的來源進(jìn)行分析和計算。一、實(shí)驗(yàn)名稱數(shù)字頻率計的設(shè)計二、實(shí)驗(yàn)地點(diǎn)211科研樓308三、實(shí)驗(yàn)?zāi)康暮腿蝿?wù)(1) 了解數(shù)字電路設(shè)計的基本特點(diǎn) (2) 了解數(shù)字頻率計電路的基本原理 (3) 基本掌握 ISE 軟件的使用（設(shè)計輸入、仿真、實(shí)現(xiàn)） (4) 了解可編程邏輯器件（ FPG

2、A ）的一般情況 (5) 基本掌握 HDL 的使用四、實(shí)驗(yàn)內(nèi)容(1) 設(shè)計出符合設(shè)計要求的解決方案 (2) 設(shè)計出單元電路 (3) 利用 EDA 軟件對各單元電路及整體電路進(jìn)行仿真 (4)利用 EDA 軟件在 ELB 電子課程設(shè)計實(shí)驗(yàn)板實(shí)現(xiàn)設(shè)計 (5) 觀察實(shí)驗(yàn)結(jié)果五、項(xiàng)目需用儀器設(shè)備名稱以及所需主要元器件PC 機(jī)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺,帶有（SPARNTA N XC2S100芯片 ,LED 管 , 七段數(shù)碼管 等）的實(shí)驗(yàn)板一塊 , 跳線、下載電纜一根（已接好）六、實(shí)驗(yàn)任務(wù)與要求設(shè)計一個計數(shù)或頻率計。其頻率測量范圍為10HZ1MHZ，測量結(jié)果用6只數(shù)碼顯示。有一個按鈕開關(guān)用來頻率計復(fù)位。有兩

3、只LED，一只用來顯示閘門的開與閉，另一只當(dāng)計數(shù)器溢出時做溢出指示。數(shù)字頻率計的相關(guān)技術(shù)指標(biāo)如下：1、位數(shù):測量頻率通過LED數(shù)碼管為六位十進(jìn)制數(shù)顯示。2、測試頻率范圍為：1HZ-1MHZ。3、計數(shù)器溢出時要有溢出標(biāo)志over。4、需要有閘門標(biāo)志gate。5、顯示工作方式：a、用BCD七段共陽極數(shù)碼管顯示讀數(shù)，只有在讀數(shù)不發(fā)生跳變時才是正確的結(jié)果。b、采用記憶顯示方法，即在一次測試結(jié)束時，顯示測試結(jié)果，此顯示值一直保留到下次測量顯示數(shù)到來，才將上次顯示更新。用第二次測試結(jié)果，更新顯示值。c、實(shí)現(xiàn)對高位無意義零的消隱。6、要求被測輸入信號應(yīng)是符合數(shù)字電路要求的脈沖波。七、VHDL設(shè)計環(huán)境介紹VH

4、DL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA /CPLD/EPLD的設(shè)計中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計ASIC。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有

5、硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實(shí)體。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點(diǎn)。VHDL主要特點(diǎn)有：（1）功能強(qiáng)大、設(shè)計靈活（2）支持廣泛、易于修改（3）強(qiáng)大的系統(tǒng)硬件描述能力（4）獨(dú)立于器件的設(shè)計、與工藝無關(guān)（5）很強(qiáng)的移植能力（6）易于共享和復(fù)用VHD

6、L系統(tǒng)優(yōu)勢：(1)與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。(2)VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗(yàn)設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。 (3)VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實(shí)現(xiàn)。 (4)對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，

7、并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 (5)VHDL對設(shè)計的描述具有相對獨(dú)立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。八、實(shí)驗(yàn)原理所謂“頻率”，就是周期性信號在單位時間(1秒)內(nèi)變化的次數(shù)。若在一定時間內(nèi)計得這個周期信號變化的次數(shù)為N，則其頻率可表達(dá)為： (1)電子技術(shù)器可以嚴(yán)格按公式(1)所表達(dá)的頻率的定義進(jìn)行測頻，其原理方框圖如圖1所示：計數(shù)器閘門放大整形門控電路時基信號發(fā)生器 圖1 測頻原理圖 首先，把被測信號(以正弦波為例)通過放大整形電路變成脈沖(實(shí)際上變成方波即可)其重復(fù)頻率等于被測頻率，然后將它加到閘門的一個輸入端。閘門通過門控

8、信號來控制開、閉時間，只有在閘門開通時間T內(nèi)，被計數(shù)的脈沖才能通過閘門，被送到十進(jìn)制電子計數(shù)器進(jìn)行計數(shù)。門控信號的時間T是非常準(zhǔn)確的，以它作為時間基準(zhǔn)，它由時基發(fā)生器提供。時基信號發(fā)生器由一個高穩(wěn)定的石英振蕩器和一系列數(shù)字分頻器組成，由它輸出的標(biāo)準(zhǔn)時間脈沖(時標(biāo))去控制門控電路形成門控信號。比如，時標(biāo)信號的重復(fù)周期為1S，則加到閘門的門控信號作用時間T及閘門時間亦準(zhǔn)確的等于1S，及閘門開通時間為1S，這時若計得10000個數(shù)，則有(1)式知，被測頻率。從以上討論可知，電子計數(shù)器的測頻原理實(shí)質(zhì)上以比較法為基礎(chǔ)，它將和時基信號頻率相比，兩個頻率相比的結(jié)果以數(shù)字的形式顯示出來。九、設(shè)計過程1、原理框

9、圖被測信號輸入放大整形閘門計數(shù)器鎖存器Over被測頻率顯示掃面顯示控制子系統(tǒng)（包括顯示譯碼和掃描控制）門控電路分頻器石英振蕩器GateGateclearLatch基準(zhǔn)信號 圖2 原理框圖2、各模塊功能及實(shí)現(xiàn)一、數(shù)字頻率計由于要求頻率計的顯示為十進(jìn)制六位，所以我們可以用6個模10計數(shù)器級聯(lián)來完成。源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration

10、if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity m10_counter isport(clk,rst: in std_logic;carry_in: in std_logic;count_out: out std_logic_vector(3 downto 0);carry_out: out std_logic );end m10_counter;architecture Behavioral of m10_counter issign

11、al m10_counter:std_logic_vector(3 downto 0);beginprocess(rst,clk)beginifrst=1 then m10_counter=0000;elsifclkevent and clk=1 thenifcarry_in =1 thenif m10_counter1001 then m10_counter= m10_counter+1;else m10_counter=0000;end if;elsenull;end if;end if;end process;count_out=m10_counter;carry_out=1 when

12、carry_in=1 and m10_counter=1001else 0;end Behavioral;生成的m10_counter符號為：仿真結(jié)果如下：6個模10計數(shù)器級聯(lián)的圖如下：綜合后可生成簡單的電路符號，如右圖其中clear是清零端，t_sign是計數(shù)信號輸入端，c_in是門控信號，c0c5是計數(shù)結(jié)果輸出，over是進(jìn)位信號二、鎖存器如果計數(shù)器輸出直接與譯碼器相連，那么在計數(shù)過程中輸出端則隨輸入脈沖數(shù)的增加而不斷跳變，那么顯示數(shù)碼管則也會不斷閃爍跳變，讓人不能看到穩(wěn)定的輸出，加鎖存器后，則不再跳變，便可清晰讀出計數(shù)結(jié)果。由control控制模塊產(chǎn)生的latch信號來提供鎖存脈沖。其生

13、成的功能模塊如下圖所示：源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity latch isport(d1_in,d2_in,d3_in,d

14、4_in,d5_in,d6_in:in std_logic_vector(3 downto 0);over_in,gate: in std_logic; d0_out,d1_out,d2_out,d3_out,d4_out,d5_out,d6_out,d7_out:out std_logic_vector(3 downto 0);over_out: out std_logic );end latch;architecture Behavioral of latch issignal d0_in,d7_in:std_logic_vector(3 downto 0);begind0_in=1111

15、;d7_in=1111;process( gate)beginifgateevent and gate=1 thenover_out=over_in;d0_out=d0_in;d1_out=d1_in;d2_out=d2_in;d3_out=d3_in;d4_out=d4_in;d5_out=d5_in;d6_out=d6_in;d7_out0);beginclk_4Hz=m12M_counter(23);scan=m12M_counter(10);process(clk_48MHz)beginif clk_48MHzevent and clk_48MHz=1 thenif m12M_coun

16、ter=xb71aff thenm12M_counter0);elsem12M_counter=m12M_counter+1;end if;end if;end process;end Behavioral;仿真結(jié)果如下圖：四、測頻控制器測頻控制器是控制整個頻率計各模塊進(jìn)行時序工作的控制裝置，它對輸入的標(biāo)準(zhǔn)時鐘信號進(jìn)行變換，產(chǎn)生我們所需要的三個閘門信號GATE，鎖存信號LATCH以及清零信號CLEAR。如果用一個低觸發(fā)器處理1HZ的時鐘信號，其Q端輸出，即是脈寬1s計數(shù)器使能端的控制信號，而/Q輸出即為脈寬1s的鎖存器使能信號。計數(shù)清零信號也由測頻控制器變換后輸出，控制整個電路。測頻控制器的計

17、數(shù)使能信號Gate能產(chǎn)生一個周期信號，并對頻率計的每一計數(shù)器Carry_in使能端進(jìn)行同步控制。當(dāng)Gate為高電平時，允許計數(shù)，為低電平時停止計數(shù)，并保持其所計得脈沖數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號latch的上升沿將計數(shù)器在前一秒的計數(shù)值鎖存進(jìn)24位鎖存器Latch中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。鎖存信號之后，必須有一清零信號clear對計數(shù)器清零，為下一秒的計數(shù)操作準(zhǔn)備。其生成的元件符號如下圖所示：源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_L

18、OGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entitycontroler isport(clk_4hz : in std_logic;Gate : out std_logic;Reset : out std_logic;latch : out std_logic);endcontroler;architecture B

19、ehavioral of controler issignalcnter:std_logic_vector(2 downto 0);beginprocess(clk_4hz)beginif clk_4hzevent and clk_4hz=1thenifcnter=x111 thencnter0);elsecnterReset=1;Gate=0;latchReset=0;Gate=0;latchReset=0;Gate=1;latchReset=0;Gate=1;latchReset=0;Gate=1;latchReset=0;Gate=1;latchReset=0;Gate=0;latchR

20、eset=0;Gate=0;latchReset=0;Gate=0;latch=0;end case;end process;end Behavioral;其仿真結(jié)果如下圖：五、模8計數(shù)器24KHz的掃描信號scan通過模8計數(shù)器后，得到3KHz信號sel_out。生成模塊如下圖：源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if inst

21、antiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity m8 isport(scan:instd_logic;sel_out:outstd_logic_vector(2 downto 0) );end m8;architecture Behavioral of m8 issignal cnt8:std_logic_vector(2 downto 0);beginsel_out=cnt8;process(scan)beginifscanevent and sc

22、an=1 thenif cnt8=x111 thencnt80);elsecnt8data_outdata_outdata_outdata_outdata_outdata_outdata_outdata_outdata_out=1111;end case;end process;end Behavioral;七、7段譯碼顯示控制系統(tǒng)六位十進(jìn)制數(shù)的BCD碼相繼進(jìn)入bcd_code，經(jīng)7段譯碼輸出，顯示十進(jìn)制數(shù)。生成模塊：源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LO

23、GIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entityfre_s_decode isport(bcd_code:instd_logic_vector(3 downto 0);seg_out:outstd_logic_vector(6 downto 0);dot:outstd_logic);endfre_s_decode;

24、architecture Behavioral of fre_s_decode isbegindotseg_outseg_outseg_outseg_outseg_outseg_outseg_outseg_outseg_outseg_outseg_out=;end case;end process;end Behavioral;其仿真圖如下：3、形成頂層原理圖生成的各個模塊按要求連線，形成頂層原理圖，如下：4、分配引腳和下載實(shí)現(xiàn)根據(jù)XC3S200A I/O口對應(yīng)管腳參考分配引腳。引腳分配完畢后雙擊“Generate programming”對所有程序進(jìn)行綜合，改正綜合過程中提示的錯誤和警告，然

25、后運(yùn)行“Configure Device”把程序下載到電路板上。 5、結(jié)果測試在成功下載并運(yùn)行后，評估該設(shè)計系統(tǒng)的實(shí)際測量效果，作對比試驗(yàn)，選用頻率可調(diào)的函數(shù)發(fā)生器生成測試信號。從1Hz起，到數(shù)字頻率計溢出，合理設(shè)置間隔。測得結(jié)果如下：序號輸入（Hz）輸出（Hz）11121010 310001004100001000 5100006789101112131415161718190（溢出）十、誤差分析由上表可以看出實(shí)驗(yàn)測量中存在誤差，誤差一方面來源于閘門時間T，另一方面來源于計數(shù)器計得的數(shù)。由計數(shù)器頻率計算公式fx=N/T以及誤差合成方法可得： (2)其中，第一項(xiàng)是數(shù)字化儀器所特有的誤差，而第二項(xiàng)是閘門時間的相對誤差，這項(xiàng)誤差決定于石英振蕩器所提供的標(biāo)準(zhǔn)頻率的準(zhǔn)確度。(a)、1誤差在測頻時，主門的開啟時刻與計數(shù)脈沖之間的時間關(guān)系是不相關(guān)的，所以它們在時間軸上的相對位置是隨機(jī)的。