VHDL語言與EDA課程設(shè)計數(shù)字頻率計

1、湖南人文科技學(xué)院課程設(shè)計報告課程名稱：vhdl語言與eda課程設(shè)計設(shè)計題目： 數(shù)字頻率計 系 別： 通信與控制工程系 專 業(yè)： 電子信息工程 班 級： 08級電信二班 學(xué)生姓名: 學(xué) 號: 起止日期: 11年6月13日 11年6月23日 指導(dǎo)教師: 教研室主任： 指導(dǎo)教師評語： 指導(dǎo)教師簽名： 年 月 日成績評定項 目權(quán)重成績周杰盧歐1、設(shè)計過程中出勤、學(xué)習(xí)態(tài)度等方面0.22、課程設(shè)計質(zhì)量與答辯0.53、設(shè)計報告書寫及圖紙規(guī)范程度0.3總 成 績 教研室審核意見：教研室主任簽字： 年 月 日教學(xué)系審核意見： 主任簽字： 年 月 日摘 要數(shù)字頻率計是直接用十進(jìn)制數(shù)字來顯示被測信號頻率的一種測量裝

2、置，是計算機，通訊設(shè)備、音頻設(shè)音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。本次課程設(shè)計設(shè)計以eda工具作為開發(fā)手段，運用vhdl語言，將使整個系統(tǒng)大大簡化，提高整體的性能和可靠性。eda（electronic design automation）即電子設(shè)計自動化。eda技術(shù)指的是以計算機硬件和系統(tǒng)軟件為基本工作平臺，以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)設(shè)計的主要表達(dá)方式，自動完成集成電子系統(tǒng)設(shè)計的一門新技術(shù)。本設(shè)計用vhdl在cpld器件上實現(xiàn)一種8 位十進(jìn)制數(shù)字頻率計測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的頻率，能夠測量正弦波、方波和三角波等信號的頻率，具有體積小、可靠性高、

3、功耗低的特點，設(shè)計出的頻率計能夠準(zhǔn)確的測出輸入信號的頻率，最后通過系統(tǒng)仿真，下載、驗證和調(diào)試運行，實現(xiàn)了一個性能良好的8位數(shù)字頻率計初步實現(xiàn)了設(shè)計目標(biāo)。其基本原理是使用一個頻率穩(wěn)定性高的頻率作為基準(zhǔn)，對比測量其他信號的頻率，即計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。該數(shù)字頻率計可以在不更改硬件電路的基礎(chǔ)上，對系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能，而且整個系統(tǒng)非常精簡，具有高速、精確、可靠、抗干擾性強和現(xiàn)場可編程等優(yōu)點，實用性極高。本文詳細(xì)描述了數(shù)字頻率計的設(shè)計流程及正確實現(xiàn)。關(guān)鍵詞：數(shù)字頻率計；eda；vhdl；quartus目 錄設(shè)計要求11、方案論證與對比11.1方案對比11.2方案選擇22

4、.總體模塊設(shè)計23.單元模塊設(shè)計33.1 頂層模塊設(shè)計33.2 測頻控制模塊43.3十進(jìn)位計數(shù)模塊53.4 測頻鎖存模塊74.系統(tǒng)仿真85.硬件下載測試96.總結(jié)與致謝10參考文獻(xiàn)11附錄12數(shù)字頻率計 設(shè)計要求1能夠顯示的頻率為8位10進(jìn)制；2測量的波形的電壓最大值小于5v；3能測量正弦波、三角波、方波或其他周期性波形的頻率；3用數(shù)碼管顯示測試的結(jié)果。 1、方案論證與對比1.1方案對比方案一：使用atmel公司的at89c51實現(xiàn)一基于單片機的設(shè)計，用單片機定時器和計數(shù)器來實現(xiàn)對頻率的測量，直接用十進(jìn)制數(shù)字顯示被測信號頻率的一種測量裝置。它以用測量頻率的方法對ttl方波頻率進(jìn)行自動測量，使用

5、該單片作為控制器件使被測頻率信號通過信號處理電路，閘門時間與被測信號與非處理，產(chǎn)生信號脈沖，經(jīng)過分頻電路，然后送入單片機進(jìn)行運算和處理，單片機將處理的數(shù)據(jù)通過顯示器顯示。其方案方案設(shè)計框圖如圖1所示： 整形電路計數(shù)器寄存器顯示器同步檢測自動換擋量程選擇分頻器時鐘 圖1 整體方案設(shè)計圖方案二：基于eda技術(shù)和vhdl語言為程序設(shè)計語言在器件上實現(xiàn)數(shù)字頻率計測頻系統(tǒng)，其基本原理是使用一個頻率穩(wěn)定性高的頻率作為基準(zhǔn)，對比測量其他信號的頻率，即計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。該數(shù)字頻率計可以在不更改硬件電路的基礎(chǔ)上，對系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能，然后用8位十進(jìn)制數(shù)碼顯示被測信號的頻率，

6、設(shè)計出的頻率計能夠準(zhǔn)確的測出輸入信號的頻率，最后通過系統(tǒng)仿真，下載、驗證和調(diào)試運行，實現(xiàn)了一個性能良好的8位數(shù)字頻率計設(shè)計目標(biāo)。其基本框圖如圖2所示： 譯碼驅(qū)動電路鎖存器信號整形電路數(shù)碼顯示計數(shù)器 脈沖發(fā)生器測頻控制信號發(fā)生器圖2 數(shù)字頻率計原理框圖1.2方案選擇單片機與eda技術(shù)相比，eda以計算機硬件和系統(tǒng)軟件為基本工作平臺，以大規(guī)模可編程邏輯器件為設(shè)計載體，以硬件描述語言為系統(tǒng)設(shè)計的主要表達(dá)方式，自動完成集成電子系統(tǒng)設(shè)計的一門新技術(shù)1。其基本原理是使用一個頻率穩(wěn)定性高的頻率作為基準(zhǔn)，對比測量其他信號的頻率，即計算每秒鐘內(nèi)待測信號的脈沖個數(shù)。該數(shù)字頻率計可以在不更改硬件電路的基礎(chǔ)上，對系統(tǒng)

7、進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能，而且整個系統(tǒng)非常精簡，具有高速、精確、可靠、抗干擾性強和現(xiàn)場可編程等優(yōu)點，實用性極高。本設(shè)計就是采用vhdl語言和eda技術(shù)的設(shè)計流程來正確實現(xiàn)頻率計的設(shè)計。vhdl語言具有很強大的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。vhdl支持各種模式的設(shè)計方法：自頂向下與自底向上或混合方法。用vhdl進(jìn)行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，所以選擇方案二。2.總體模塊設(shè)計頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，對比測量其他信號的頻率，通常情況下計算

8、每秒內(nèi)待測信號的脈沖個數(shù)，此時我們稱閘門時間為1秒。閘門時間也可以大于或小于一秒2。頻率信號易于傳輸，抗干擾性強，可以獲得較好的測量精度。因此，頻率檢測是電子測量領(lǐng)域最基本的測量之一。本文的數(shù)字頻率計是按照計算每秒內(nèi)待測信號的脈沖個數(shù)的基本原理來設(shè)計，此時取閘門時間為1秒。數(shù)字頻率計的關(guān)鍵組成部分包括一個測頻控制信號發(fā)生器、一個計數(shù)器和一個鎖存器，另外包含信號整形電路、脈沖發(fā)生器、譯碼驅(qū)動電路和顯示電路，其流程圖如下面面的圖3所示：設(shè)計說明書建立vhdl行為模型vhdl行為仿真vhdl-rtl級建模前端功能仿真邏輯綜合測試向量生成功能仿真結(jié)構(gòu)綜合門級時序仿真硬件測試設(shè)計完成圖3 設(shè)計流程的框圖

9、工作過程：系統(tǒng)正常工作時，脈沖信號發(fā)生器輸入1hz的標(biāo)準(zhǔn)信號，經(jīng)過測頻控制信號發(fā)生器的處理，2分頻后即可產(chǎn)生一個脈寬為1秒的時鐘信號，以此作為計數(shù)閘門信號。測量信號時，將被測信號通過信號整形電路,產(chǎn)生同頻率的矩形波,輸入計數(shù)器作為時鐘。當(dāng)計數(shù)閘門信號高電平有效時，計數(shù)器開始計數(shù)，并將計數(shù)結(jié)果送入鎖存器中。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。最后將鎖存的數(shù)值由外部的七段譯碼器譯碼并在數(shù)碼管上顯示。3.單元模塊設(shè)計3.1 頂層模塊設(shè)計由于綜合工具可以將高級別的模型轉(zhuǎn)化生成為門級模型，所以整個設(shè)計過程基本是由計算機自動完成的。認(rèn)為介入的方式主要是根據(jù)仿真的結(jié)果和優(yōu)化

10、的指標(biāo)，控制邏輯綜合的方式和指向3。 圖4是頻率計的頂層設(shè)計的原理圖。其中模塊control是測頻時序控制模塊，cnt10_8模塊是是十位計數(shù)器模塊，latch8是測頻時序鎖存模塊，還有選定各個引腳，這些模塊是由vhdl語言設(shè)計之后生成的，將這些模塊連接起來，從而實現(xiàn)其頂層模塊的功能，如圖4所示。圖4 頂層設(shè)計的原理圖3.2 測頻控制模塊 1、此模塊主要由時鐘輸入、計數(shù)器時鐘使能、計數(shù)器清零、輸出鎖存構(gòu)成。其具體的實現(xiàn)是由一個1秒的輸入信號脈沖計數(shù)允許的信號，1秒計數(shù)結(jié)束后，計數(shù)值被鎖入鎖存器，計數(shù)器清0，為下一測頻計數(shù)周期作好準(zhǔn)備。2、具體程序如下。library ieee; 測頻控制電路u

11、se ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control is port (clk : in std_logic; 定義邏輯電路的端口 cen : out std_logic; rst : out std_logic; load : out std_logic ); end control ;architecture behav of control is 語句說明 signal div2clk : std_logic;begin 功能描述語句 process( clk ) begin if clkeve

12、nt and clk = 1 then 在順序語句if條件下選擇高電平 div2clk = not div2clk; end if; end process; process (clk, div2clk) begin if clk=0 and div2clk=0 then rst=1; else rst = 0; end if; 確保clk的變化是一次上升沿的跳變 end process; load = not div2clk; cen 0); elsif fxevent and fx=1 then if ena =1 then if cqi 9 then cqi:=cqi+1;cout0);

13、 cout0); end if;end if; outy fx,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0);u2:cnt10 port map(fx=e(0),rst=rst,ena=ena,cout=e(1),outy=d(7 downto 4);u3:cnt10 port map(fx=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8);u4:cnt10 port map(fx=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12);u5:cnt1

14、0 port map(fx=e(3),rst=rst,ena=ena,cout=e(4),outy=d(19 downto 16);u6:cnt10 port map(fx=e(4),rst=rst,ena=ena,cout=e(5),outy=d(23 downto 20);u7:cnt10 port map(fx=e(5),rst=rst,ena=ena,cout=e(6),outy=d(27 downto 24);u8:cnt10 port map(fx=e(6),rst=rst,ena=ena,cout=e(7),outy=d(31 downto 28);end architectur

15、e one;3.4 測頻鎖存模塊1、在頻率計的設(shè)計當(dāng)中設(shè)計了一個鎖存器，設(shè)置鎖存的器的好處就是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清零而使信號不斷的閃爍，這個模塊的功能就是將計數(shù)器在規(guī)定時間的計數(shù)值鎖存進(jìn)鎖存器中4。2、主要的設(shè)計程序如下。library ieee; 鎖存器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch8 isport(d:in std_logic_vector(31 downto 0); clk:in std_logic;q:out std_logic_vector(31 downto 0);end latch8;architecture one of latch8 isbeginprocess(clk,d)variable cqi:std_logic_vector(31 downto 0);beginif clkevent and clk=1 then q fx, rst = synthesized_wire_0, ena = synthes