張德龍1207010128實(shí)驗(yàn)報(bào)告

1、Verilog HDL實(shí)驗(yàn)報(bào)告學(xué)院：應(yīng)用科學(xué)學(xué)院班級(jí)：電科12-1班姓名： 張德龍學(xué)號(hào)：1207010128實(shí)驗(yàn)一組合邏輯電路設(shè)計(jì)（1）22實(shí)驗(yàn)?zāi)康氖煜PGA設(shè)計(jì)流程；(2) 熟悉DE2開發(fā)板的基本元件使用(開關(guān)、發(fā)光二極管);(3) 學(xué)習(xí)基本組合邏輯元件的 Verilog HDL 設(shè)計(jì)以及實(shí)現(xiàn) ( 數(shù)據(jù)選擇器 )；(4) 掌握連續(xù)賦值語句使用； 實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)的目的是學(xué)習(xí)如何連接一個(gè)簡單的外部輸入、輸出器件到FPGA芯片以及如何在 FPGA 器件上實(shí)現(xiàn)邏輯電路控制簡單外部器件。考慮使用DE2 開發(fā)板上撥動(dòng)開關(guān)SW17-0 (toggle Switch) 作為電路的輸入。使用發(fā)光二極管 (L

2、ight Emitt-ing Diodes，LEDs)和 7 段顯示數(shù)碼管 (7-segment Display) 作為電路的輸出。第 1 部分連續(xù)賦值語句1.1 實(shí)驗(yàn)要求1、新建Quartus II工程，選擇 Cyclone II EP2C35F672C6乍為目標(biāo)芯片，該芯片是DE2開發(fā)板上的FPGA芯片；2 、編寫 Verilog HDL 代碼加入到 Quaruts II 工程；3 、引腳分配，并編譯工程該工程；4、將編譯好的電路下載到 FPGA器件。扳動(dòng)撥動(dòng)開關(guān)觀察相應(yīng)的發(fā)光二極管顯示，驗(yàn)證 電路功能是否正確；1.2 實(shí)驗(yàn)代碼module part1(input wire 17:0SW,

3、output wire 17:0LEDR);assign LEDR=SW;endmodule第 2 部分簡單的數(shù)據(jù)選擇器2.1 實(shí)驗(yàn)要求1 . 新建 Quartus II 工程；2.在工程中加入 8位寬的2選1數(shù)據(jù)選擇器 Verilog HDL 代碼。使用DE2開發(fā)板上的SW7作為輸入s，開關(guān)SW作為輸入X, SW5-8作為輸入Y。連接撥動(dòng)開關(guān) SW到紅色的發(fā)光二極 管LEDR同時(shí)連接輸出 M到綠色的發(fā)光二極管LEDG0。3. 引腳分配，確保作為電路的輸入端口的Cyclone II FPGA勺引腳正確連接到撥動(dòng)開關(guān)SVy作為電路輸出的 PPGA引腳正確與LEDF和LEDG連接；4. 編譯；5.

4、將編譯好的電路下載到FPGA器件。通過扳動(dòng)撥動(dòng)開關(guān)SW改變電路輸入，同時(shí)觀察LEDR和LEDG的顯示是否與之匹配，測試8位寬的2選1數(shù)據(jù)選擇器的功能是否正確。2.2 實(shí)驗(yàn)代碼module mux2to1_8 (input wire 7:0x, y,input wire sel,output wire 7:0m);wire 7:0s;assign s0=sel;assign s1=sel;assign s2=sel;assign s3=sel;assign s4=sel;assign s5=sel;assign s6=sel;assign s7=sel;assign m=(s)&x)|(s&y)

5、;endmodulemodule part2(input wire 17:0SW,output wire 7:0LEDG);wire 7:0a,b;wire s;assign a7:0=SW7:0;assign b7:0=SW15:8;assign s=SW17;mux2to1_8 u1(.x(a),.y(b),.sel(s),.m(LEDG);endmodule收獲及感想熟悉了 FPGA勺設(shè)計(jì)流程，掌握到了連續(xù)賦值語句的使用方式。Verilog HDL實(shí)驗(yàn)報(bào)告學(xué)院：應(yīng)用科學(xué)學(xué)院 班級(jí)：電科12-1班 姓名： 張德龍學(xué)號(hào)：1207010128實(shí)驗(yàn)二組合邏輯電路設(shè)計(jì)（2）數(shù)碼和顯示實(shí)驗(yàn)?zāi)康?1)

6、 采用always塊設(shè)計(jì)組合邏輯電路；(2) 熟悉二進(jìn)制-十進(jìn)制譯碼器和 BCD碼加法器等組合邏輯電路。 實(shí)驗(yàn)內(nèi)容(1) 組合邏輯7段顯示譯碼器(2) 二進(jìn)制-BCD轉(zhuǎn)換電路(3) 組合邏輯4位全加器(4) BCD碼加法電路第3部分組合邏輯4位全加器3.1實(shí)驗(yàn)要求1、 新建Quartus II 工程，編寫全加器子電路的Verilog HDL文件，然后編寫頂層設(shè)計(jì)模塊，在頂層模塊中實(shí)例化4個(gè)1位全加器全加器構(gòu)成 1個(gè)四位全加器。2、 使用開關(guān) SW4和SW0分別表示輸入 A和B使用SW代表加法器的進(jìn)位 ci，連接SW開 關(guān)到相應(yīng)的LEDR連接全加器輸出信號(hào)Cout和S到綠色的LEDG3、 在Pr

7、oject中作必要的引腳分配，編譯，然后下載編譯好的電路到FPGA芯片。4、 通過輸入不同的值 A, B和Ci以測試電路的正確性。a) Full adder circuitIf a t.0 0 6Q Q0 0 10 1o i a0 10 I 11 uj 0 00 11 0 11 01 1 01 0】1】1 1c) Full addRr truth 也himh： FuII Aridpr symbolr|) Irn(r-brt n卩pip-carry addr circuit圖1電路原理圖3.2 實(shí)驗(yàn)代碼/*module half_adder_beh1( input wire a,b, outpu

8、t wire sum,c_out);assign sum=(a)&b)|(a&(b); assign c_out=a&b;endmodule */module full_adder_str( input wire a,b,cin, output wire sum,c_out);assign sum=(a&b&cin)|(a&b&cin)|(a&b&cin)|(a&b&cin); assign c_out=(a&b)|(b&cin)|(a&cin);endmodulemodule part3( input wire 8:0SW, output wire 8:0LEDR, output wire

9、4:0LEDG); wire ci,c1,c2,c3,c4,s0,s1,s2,s3; assign ci=SW8;full_adder_str u1(.a(SW0),.b(SW4),.cin(ci),.sum(s0),.c_out(c1); full_adder_str u2(.a(SW1),.b(SW5),.cin(c1),.sum(s1),.c_out(c2); full_adder_str u3(.a(SW2),.b(SW6),.cin(c2),.sum(s2),.c_out(c3); full_adder_str u4(.a(SW3),.b(SW7),.cin(c3),.sum(s3)

10、,.c_out(c4);assign LEDG0=s0; assign LEDG1=s1; assign LEDG2=s2; assign LEDG3=s3; assign LEDG4=c4; assign LEDR=SW;endmodule第 4 部分 BCD 碼加法電路4.1 實(shí)驗(yàn)要求1. 為BCD碼加法電路新建 Quartus II工程。利用第3部分的4位全加器電路計(jì)算輸入信號(hào)A和B的和sum以及進(jìn)位cout。再將4位寬的sum和1位的進(jìn)位標(biāo)志 cout轉(zhuǎn)換成 BCD碼，BCD轉(zhuǎn)換電路的設(shè)計(jì)與第2部分設(shè)計(jì)的BCD碼轉(zhuǎn)換電路非常相似。要求使用簡單的 assign 語句來完成邏輯的設(shè)計(jì)，設(shè)計(jì)

11、中不允許使用像 if-else 和 case 等行為描 述語句。2. 使用開關(guān)SV7-4和開關(guān)SW0代表輸入A和B,使用SW作為進(jìn)位標(biāo)志，同時(shí)連接撥動(dòng)開關(guān) SW到紅色發(fā)光二極管 LEDR連接由輸入 A+B產(chǎn)生的四位和以及進(jìn)位標(biāo)志到綠色的發(fā)光 二極管LEDG在7段顯示數(shù)碼管 HEX6和 HEX4顯示 A和B,在HEX1和HEXC上顯示 求和結(jié)果 S1S0。3. 因?yàn)殡娐分惶幚?BCD碼，檢查當(dāng)輸入 A和B大于9的情況下的結(jié)果如何。如果出這種情況出現(xiàn)，通過點(diǎn)亮綠色發(fā)光二極管LEDG睞指示這種情況。4. 引腳分配，編譯你所設(shè)計(jì)的工程，下載編譯好的電路到FPGA器件；5. 通過改變不同的輸入值A(chǔ) B和

12、Cin，測試電路功能是否正確。4.2 實(shí)驗(yàn)代碼/ comparator modulemodule comparator(input wire 3:0datain,output wire z);assign z=(datain4b1001)?(1b1):(1b0);endmodule/ circuit Amodule circuitA(input wire 2:0ain,output wire 2:0aout);assign aout=ain+3b110;endmodule/ circuit Bmodule circuitB(input wire bin,output wire 6:0bout)

13、;assign bout=(bin=1b1)?(7b1111001):(7b1000000); endmodule/4wei 2to1 module mux2to1_4 (input wire sel,input wire3:0a,b,output wire 3:0y );assign y=(sel=1b0)?(a):(b); endmodule / show module hex_to_sseg (input wire 3:0hex, output reg 6:0sseg );always (hex)begincase(hex)4h0 :sseg6:0=7b1000000;4h1 :sseg

14、6:0=7b1111001;4h2 :sseg6:0=7b0100100;4h3 :sseg6:0=7b0110000;4h4 :sseg6:0=7b0011001;4h5 :sseg6:0=7b0010010;4h6 :sseg6:0=7b0000010;4h7 :sseg6:0=7b1111000;4h8 :sseg6:0=7b0000000;4h9 :sseg6:0=7b0010000; default : sseg6:0=7b1111111;endcase end endmodule /main 2_0_BCD_show module BCD_show(input wire 3:0a,

15、output wire 6:0H0,H1);wire z,tmp;wire 2:0aout;wire 3:0tmp1;comparator u1(.datain(a),.z(z);circuitA u2(.ain(a2:0),.aout(aout); mux2to1_4 u3(.sel(z),.a(a),.b(1b0,aout),.y(tmp1);circuitB u4(.bin(z),.bout(H1);hex_to_sseg u5(.hex(tmp1),.sseg(H0);endmodulemodule full_adder_str(input wire a,b,cin,output wi

16、re sum,c_out);assign sum=(a&b&cin)|(a&b&cin)|(a&b&cin)|(a&b&cin); assign c_out=(a&b)|(b&cin)|(a&cin);endmodulemodule full_adder_str_4bit(input wire 8:0a,/output wire 8:0LR,output wire 4:0s);wire ci,c1,c2,c3,c4;assign ci=a8;full_adder_str u1(.a(a0),.b(a4),.cin(ci),.sum(s0),.c_out(c1);full_adder_str u

17、2(.a(a1),.b(a5),.cin(c1),.sum(s1),.c_out(c2);full_adder_str u3(.a(a2),.b(a6),.cin(c2),.sum(s2),.c_out(c3);full_adder_str u4(.a(a3),.b(a7),.cin(c3),.sum(s3),.c_out(s4); endmodulemodule part4(input wire 8:0SW,output wire 6:0HEX0,HEX1,HEX2,HEX4,HEX6,output wire 7:0LEDG ,output wire 8:0LEDR);wire 4:0s;w

18、ire 5:0c;wire 7:0sl;BCD_show u1(.a(SW3:0),.H0(HEX2); assign c3=(SW3:04b1001)?(1b1):(1b0);BCD_show u2(.a(SW7:4),.H0(HEX4); assign c5=(SW7:44b1001)?(1b1):(1b0); full_adder_str_4bit u3(.a(SW8:0),.s(s4:0);assign sl7:0=(s4:05b01001)?(3b000,s4:0+8b00000110):(3b000,s4:0);BCD_show u4(.a(sl3:0),.H0(HEX0);BCD

19、_show u5(.a(sl7:4),.H0(HEX1);assign LEDG5=c5;assign LEDG3=c3;assign LEDR=SW;Endmodule收獲及感想懂得了 7段顯示譯碼器的工作原理，了解了 BCD 碼加法電路的工作原理Verilog HDL實(shí)驗(yàn)報(bào)告學(xué)院：應(yīng)用科學(xué)學(xué)院班級(jí)：電科12-1班姓名： 張德龍學(xué)號(hào)：1207010128實(shí)驗(yàn)三鎖存器、觸發(fā)器和寄存器實(shí)驗(yàn)?zāi)康?1) 掌握鎖存器、觸發(fā)器和寄存器的門級(jí)描述以及行為級(jí)描述；(2) 掌握組合邏輯電路和基本存元件描述方式不同；(3) 學(xué)習(xí)Quartus II功能仿真和時(shí)序仿真方法；(4) 學(xué)習(xí) Quartus II 的

20、RTL Viewer 和 Tech no logy Viewer 工具的使用;實(shí)驗(yàn)內(nèi)容1. 門控RS觸發(fā)器的設(shè)計(jì)2. D鎖存器的設(shè)計(jì)3. D觸發(fā)器的設(shè)計(jì)第2部分D鎖存器2.1實(shí)驗(yàn)要求1. 新建Quartus II工程。設(shè)計(jì)圖2所示的D鎖存器的Verilog HDL代碼。使用/*synthesiskeep*/綜合指令，以確保使用獨(dú)立的邏輯單元實(shí)現(xiàn)信號(hào)R, S_g, R_g, Qa和 Qb2. 選擇Cycl one II EP2C35F672C6乍為目標(biāo)芯片，編譯該工程。使用Techno logy Veiwer工具觀察電路結(jié)構(gòu)。3. 在Quarutus II中執(zhí)行功能仿真，驗(yàn)證電路功能是否正確，執(zhí)

21、行時(shí)序仿真驗(yàn)證D鎖存器的時(shí)序是否正確；4. 新建Quartus II工程，在DE2開發(fā)板上實(shí)現(xiàn) D鎖存器電路。在該工程的頂層文件中需要為D鎖存器電路設(shè)計(jì)合適的輸入和輸出端口，在工程的頂層模塊中實(shí)例D鎖存器模塊。使用SW代表D鎖存器的數(shù)據(jù)輸入 D, SW代表D鎖存器的時(shí)鐘輸入 Clk , D鎖存器 的輸出Q到LEDR05. 重新編譯，下載電路到DE2開發(fā)板；6. 改變撥動(dòng)開關(guān)SVW勺狀態(tài)，觀察 D鎖存器的輸出，測試電路功能是否正確；Qa(Q)ClkQb圖2 D鎖存器門級(jí)原理圖2.2實(shí)驗(yàn)代碼module part2 input wire 1:0SW, output wire 1:0LEDR);wi

22、re r_g,s_g,qa,qb,s,clk,d,r,q;assign clk=SW1;assign d=SW0;assign s=d;assign r=d;and u1(r_g, r, clk); / 門級(jí)實(shí)例語句 and u2(s_g, s, clk); nor u3(qa, r_g, qb); nor u4(qb, s_g, qa);assign q = qa;assign LEDR0=q;endmodule第 4 部分 鎖存器行為描述4.1 實(shí)驗(yàn)要求1. 新建 Quartus II 工程；2.編寫Verilog HDL代碼，在頂層模塊實(shí)例化3個(gè)存儲(chǔ)元件模塊。要求：（1）不使用在第2部分

23、和第3部分設(shè)計(jì)的D鎖存器和下降延遲觸發(fā)器的D觸發(fā)器模塊；（2）不使用3. /*synthesis keep*/ 編譯指令。4. 編譯該工程，使用 Technology Viewer 觀察實(shí)現(xiàn)的電路。驗(yàn)證使用 1 個(gè)查找表實(shí)現(xiàn)的 鎖存器以及FPGA提供的觸發(fā)器的功能。5. 新建 Vector Waveform File（.vwf） ，在該文件中包含電路的輸入和輸出，按圖 1 畫出輸入D和elk信號(hào)。執(zhí)行功能仿真，產(chǎn)生電路的輸出信號(hào)，比較3個(gè)存儲(chǔ)元件輸出的異同。DClockfn) C sLcuitri_i1ii_nru-LruruLl ThkLiALi dLnrnrn圖1鎖存器電路及輸入信號(hào)圖 2

24、 Techno logy Map Viewer4.2實(shí)驗(yàn)代碼module dlatch_beh(in put wire D, clk, output wire Q_n, output reg Q);assig n Q_n = Q; always(clk, D) beginif(clk)Q = D;endendmodulemodule dflipflop(input wire D, clk,output wire Qc_n,output reg Qc);assign Qc_n=Qc;always(posedge clk)beginQc = D;endendmodulemodule ddlipfl

25、op(input wire D, clk,output wire Qc_n,output reg Qc);assign Qc_n=Qc;always(negedge clk)beginQc = D;endendmodulemodule part4(input wire 1:0SW,output wire 5:0LEDR);dlatch_beh u1(.D(SW0),.clk(SW1),.Q_n(LEDR0),.Q(LEDR1);dflipflop u2(.D(SW0),.clk(SW1),.Qc_n(LEDR2),.Qc(LEDR3);ddlipflop u3(.D(SW0),.clk(SW1

26、),.Qc_n(LEDR4),.Qc(LEDR5); endmoduleQuartus II 功收獲及感想 熟悉了鎖存器、觸發(fā)器和寄存器的門級(jí)描述以及行為級(jí)描述的概念，學(xué)會(huì)了 能仿真和時(shí)序仿真的方法。Verilog HDL實(shí)驗(yàn)報(bào)告學(xué)院：應(yīng)用科學(xué)學(xué)院 班級(jí)：電科12-1班 姓名： 張德龍學(xué)號(hào)：1207010128實(shí)驗(yàn)四 計(jì)數(shù)器設(shè)計(jì)（一）實(shí)驗(yàn)?zāi)康?1)學(xué)習(xí)計(jì)數(shù)器的基本原理以及Verilog HDL實(shí)現(xiàn)方法；學(xué)習(xí)查看Quartus II編譯報(bào)告(查看電路的最高工作頻率);(3) 時(shí)序電路時(shí)序分析的基本方法(4) 掌握參數(shù)化模塊庫的使用； 實(shí)驗(yàn)內(nèi)容(1) 4位同步計(jì)數(shù)器設(shè)計(jì)(2) 行為級(jí)描述電路設(shè)計(jì)(

27、3) 使用LPM設(shè)計(jì)計(jì)數(shù)器第3部分使用LPM設(shè)計(jì)計(jì)數(shù)器3.1 實(shí)驗(yàn)要求使用 Quartus II提供的 LPM (Library of Parameterized Modules) 實(shí)現(xiàn)一個(gè) 16 位計(jì)數(shù)器，按照與以上部分相同的參數(shù)選擇LPM參數(shù)，也就是說帶使能端和同步復(fù)位端，比較它 與 前 兩 部分 所 設(shè) 計(jì) 的 電 路的 不同？lprm_CQunterdprn_ccjunter_compQnentClOCJ I、KirHoadcinfllk_enclockq15.D ent 電 n&elriioad1 Sc15.01圖3十六位計(jì)數(shù)器的 RTLViewer3.2 實(shí)驗(yàn)代碼/ synopsy

28、s translate_offtimescale 1 ps / 1 ps/ synopsys translate_on module part3 ( clock, cnt_en, sset,q);inputclock;inputcnt_en;inputsset;output 15:0 q;wire 15:0 sub_wire0;wire 15:0 q = sub_wire015:0;lpm_counter lpm_counter_component (.clock (clock),.sset (sset),.cnt_en (cnt_en),.q (sub_wire0),.aclr (1b0),

29、 .aload (1b0), .aset (1b0), .cin (1b1), .clk_en (1b1), .cout (), .data (161b0), .eq (), .sclr (1b0), .sload (1b0), .updown (1b1);defparamlpm_counter_component.lpm_direction = UP, lpm_counter_component.lpm_port_updown = PORT_UNUSED, lpm_counter_component.lpm_svalue = 0, lpm_counter_component.lpm_type

30、 = LPM_COUNTER, lpm_counter_component.lpm_width = 16;endmodule第 4 部分 數(shù)碼管流水顯示4.1 實(shí)驗(yàn)要求設(shè)計(jì)并實(shí)現(xiàn)一個(gè)電路，功能是在7段顯示數(shù)碼管HEXC上依次顯示數(shù)字0到數(shù)字9，要求每個(gè)數(shù)字的顯示時(shí)間大約是 1秒鐘。使用計(jì)數(shù)器來確定 1 秒的時(shí)間間隔。 計(jì)數(shù)器使用 DE2 開發(fā)板提供的 50MHz 時(shí)鐘信號(hào)作為時(shí)鐘輸入。設(shè)計(jì)中不要使用任何其它的時(shí)鐘信號(hào)，確保 設(shè)計(jì)中所有的觸發(fā)器所使用的時(shí)鐘信號(hào)都是 50Mhz 的時(shí)鐘信號(hào)。4.2 實(shí)驗(yàn)代碼module mod_5107_counter( input wire clk,reset, output wire max_tick, output wire 25:0q);reg 25:0r_reg;wire 25:0r_next;always(posedge clk,posedge reset) if(reset) r_reg=0;elser_reg=r_next;assign r_next=(r_reg=49999999)?0:r_reg+1; assign q=r_reg;assign max_tick=(r_reg=49999999)?1b1:1b0; endmodulemodule mod_10_counter