硬件電子琴電路模塊方案設計

1、硬件電子琴電路模塊方案設計 實驗四實驗四 硬件電子琴電路模塊設計硬件電子琴電路模塊設計 硬件電子琴電路模塊方案設計 基礎知識 一、節(jié)拍 1、在音樂中，時間被分成均等的基本單位， 每個單位叫做一個“拍子”或 稱一拍。 2、拍子的時值是以音符的時值來表示的， 一拍的時值可以是四分音符（即以四分音 符為一拍），也可以是二分音符（以二分 音符為一拍）或八分音符（以八分音符為 一拍）。例2/4,3/4等 硬件電子琴電路模塊方案設計 3、拍子的時值是一個相對的時間概念 比如當樂 曲的規(guī)定速度為每分鐘 60 拍時， 每拍占用的時間是一秒，半拍是二分之一 秒；當規(guī)定速度為每分鐘 120 拍時，每拍 的時間是半

2、秒，半拍就是四分之一 秒。 在本次實驗中，最小的節(jié)拍是1/4拍，規(guī)定 速度是每拍1秒?？梢缘玫剑谖覀儼岩舴?按照以1/4拍為單位存放到ROM里，而后以 4HZ頻率讀取，則可以實現(xiàn)樂曲的節(jié)拍。 硬件電子琴電路模塊方案設計 基礎知識 二、音符與頻率 樂曲中不同的音符實質(zhì)上表示的是不同頻 率的聲音。 只要產(chǎn)生不同頻率的脈沖，再通過喇叭等 播放出來即可。又由于方波容易用定時器 產(chǎn)生，故使用方波脈沖。 硬件電子琴電路模塊方案設計 基礎知識 要產(chǎn)生音頻脈沖： 1、算出某一音頻的脈沖的周期（1/頻率） 2、然后將此周期除以2，即為半周期的時間。 3、利用定時器，計時這個半周期的時間，每 當計時到后，就將輸

3、出脈沖的I/O反相。 4、重復計時此半周期的時間再對I/O反相， 就可以在I/O腳上得到此頻率的脈沖。 硬件電子琴電路模塊方案設計 例如，頻率為523Hz， 其周期為1/523 S=1912uS， 因此只要令計數(shù)器計時956，在每計數(shù)956次時 就將I/O反接，就可得到中音DO（532Hz）。 其計數(shù)值N可以根據(jù)以下公式得到： 2N=Tr/Ti=Fi/Fr （Fi為內(nèi)部時鐘頻率，F(xiàn)r為對應音符頻率） （Ti為內(nèi)部時鐘周期，Tr為對應音符周期） 硬件電子琴電路模塊方案設計 音符與頻率對應表 硬件電子琴電路模塊方案設計 可以得到：如果以1MHZ為內(nèi)部時鐘頻率， 要發(fā)出低7SI音（494HZ），我們

4、需要計數(shù) 2024個1MHZ時鐘周期，其中，當計數(shù)到 2024/2=1012個時鐘時，將脈沖翻轉(zhuǎn)一次。 結(jié)合前述的節(jié)拍，如果要發(fā)出低7SI音1拍， 則只要持續(xù)494HZ方波1秒鐘即可，如果按 1/4拍單位存放到ROM里，ROM的讀出時 鐘是4HZ，那低7SI音應該裝載幾個存儲單 元？ 硬件電子琴電路模塊方案設計 本實驗用FPGA實現(xiàn)樂曲的播放原理 分四步 1、將待播放的音樂音符存入ROM 2、以4HZ頻率讀取ROM 3、根據(jù)1MHZ的內(nèi)部時鐘要求，將讀出的音 符換算成應計數(shù)的數(shù)值 4、以1MHZ為內(nèi)部時鐘，實現(xiàn)符合要求的方 波信號。 硬件電子琴電路模塊方案設計 硬件電子琴電路設計方案硬件電子琴

5、電路設計方案 硬件電子琴電路模塊方案設計 模塊模塊Speaker 模塊模塊Speakera中的主要電路是中的主要電路是一個數(shù)控分一個數(shù)控分 頻器頻器，它由一個初值可預置的加法計數(shù)器，它由一個初值可預置的加法計數(shù)器 構(gòu)成，當模塊構(gòu)成，當模塊Speakera由端口由端口Tone獲得一獲得一 個個2進制數(shù)后，將以此值為計數(shù)器的預置數(shù)進制數(shù)后，將以此值為計數(shù)器的預置數(shù) ，對端口，對端口Clk12MHZ輸入的頻率進行分頻，輸入的頻率進行分頻， 之后由之后由Spkout向揚聲器輸出發(fā)聲。向揚聲器輸出發(fā)聲。 硬件電子琴電路模塊方案設計 模塊模塊TONE 模塊模塊Tone是音階發(fā)生器，當是音階發(fā)生器，當8位發(fā)

6、聲控制輸位發(fā)聲控制輸 入入Index中某一位為高電平時，則對應某一中某一位為高電平時，則對應某一 音階的數(shù)值將從端口音階的數(shù)值將從端口Tone輸出，作為獲得輸出，作為獲得 該音階的分頻預置值；同時由該音階的分頻預置值；同時由Code輸出對輸出對 應該音階簡譜的顯示數(shù)碼，如應該音階簡譜的顯示數(shù)碼，如5，并由，并由 High輸出指示音階高輸出指示音階高8度顯示。度顯示。 硬件電子琴電路模塊方案設計 增加樂曲自動演奏電路增加樂曲自動演奏電路 在原設計的基礎上，增加一個在原設計的基礎上，增加一個Notetabs模塊用于模塊用于 產(chǎn)生節(jié)拍控制（產(chǎn)生節(jié)拍控制（Index數(shù)據(jù)存留時間）和音階選數(shù)據(jù)存留時間）

7、和音階選 擇信號，即在擇信號，即在Notetabs模塊放置一個樂曲曲譜真模塊放置一個樂曲曲譜真 值表，樂曲曲譜真值表放置于名為值表，樂曲曲譜真值表放置于名為Music的的ROM 模塊中。模塊中。 由一個計數(shù)器來生成讀取由一個計數(shù)器來生成讀取ROM所需的地址數(shù)據(jù)，所需的地址數(shù)據(jù)， 對對ROM以以4HZ的頻率進行讀取，實現(xiàn)控制此真值的頻率進行讀取，實現(xiàn)控制此真值 表的輸出，而由此計數(shù)器的計數(shù)時鐘信號作為樂表的輸出，而由此計數(shù)器的計數(shù)時鐘信號作為樂 曲節(jié)拍控制信號，從而可以設計出一個純硬件的曲節(jié)拍控制信號，從而可以設計出一個純硬件的 樂曲自動演奏電路。樂曲自動演奏電路。 硬件電子琴電路模塊方案設計

8、需要說明： 由于實驗板上，只有50MHZ有源晶振，故將用 50MHZ進行分頻實現(xiàn)12.5MHZ的時鐘，在后續(xù) 模塊Speakera.v中再分頻得到近似1MHZ時鐘， 要求自行設計50MHZ到12.5MHZ的分頻模塊： div_50_12M.v 系統(tǒng)需要4HZ頻率讀ROM，于是用50MHZ， 分頻得到4HZ頻率。要求自行設計50MHZ到4HZ 的分頻模塊：div_50_4HZ.v 由于這兩個分頻模塊仿真時間較長，故這部分 不要求進行仿真不要求進行仿真。 硬件電子琴電路模塊方案設計 1、構(gòu)建一個工程名為songer的工程 硬件電子琴電路模塊方案設計 由File-New Project Wizard

9、,彈出對話框，設置文件 夾目錄，Project名稱。 注意， 1 ）不能將文件 夾放置在軟件安 裝目錄下，應放 在E盤或DATA盤上 2）要求以自己 的學號作為文件 夾名 硬件電子琴電路模塊方案設計 正確選擇FPGA目標器件和EDA工具，這次設計的仿 真工具采用Modelsim。 硬件電子琴電路模塊方案設計 分別輸入ToneTaba.v和Speakera.v的 Verilog HDL文本，進行綜合和功能仿真， 理解、驗證模塊功能。 硬件電子琴電路模塊方案設計 仿真激勵文件生成 在New Source Wizard界面選擇Verilog Test Fixture,然后輸入測試文件名 硬件電子琴電

10、路模塊方案設計 選擇要測試的模塊 硬件電子琴電路模塊方案設計 測試文件相關設置完成 后，按Finish，ISE即 給出測試模塊的框架 根據(jù)框架，考慮測試的 完備性，完善測試模塊 硬件電子琴電路模塊方案設計 分別編寫Notetabs .v 、ToneTaba.v和 div_50_12M.v的Verilog HDL測試文件，用 Modelsim進行功能仿真、時序仿真。觀察波 形，理解模塊實現(xiàn)的功能。 硬件電子琴電路模塊方案設計 下面討論如何調(diào)用ROM的IPcore實現(xiàn)對音樂 的存儲。 硬件電子琴電路模塊方案設計 IP核生成器的啟動方法有兩種，一種是在核生成器的啟動方法有兩種，一種是在 【Projc

11、et Navigator】中新建中新建Coregen IP 類型的資源類型的資源(請參考第請參考第2章中工程的建立與章中工程的建立與 管理管理)；另一種是直接在；另一種是直接在Windows界面下運界面下運 行行【開始開始】【程序程序】【Xilinx ISE Design Suit 10.1】【ISE】【 Accessories】【CORE Generator】命命 令。令。 本次設計采用第一種方法。本次設計采用第一種方法。 硬件電子琴電路模塊方案設計 首先打開電腦上的記事本，按照COE文件 的格式要求輸入梁祝音樂或者自己編 輯的音樂數(shù)據(jù)，并存盤。 硬件電子琴電路模塊方案設計 COE文件內(nèi)容

12、MEMORY_INITIALIZATION_RADIX = 10; MEMORY_INITIALIZATION_VECTOR= 3 , 3 , 3 , 3, 5, 5, 5,6, 8, 8, 8 , 9 , 6 , 8, 5, 5, 12,12,12, 15, 13 , 12 , 10 , 12, 9, 9, 9, 9, 9, 9, 9 , 0 , 9 , 9, 9, 10, 7, 7, 6, 6, 5 , 5 , 5 , 6, 8, 8, 9, 9, 3, 3, 8 , 8 , 6 , 5, 6, 8, 5, 5, 5, 5, 5 , 5 , 5 , 5, 10, 10, 10, 12, 7

13、, 7, 9 , 9 , 6 , 8, 5, 5, 5, 5, 5, 5, 3 , 5 , 3 , 3, 5, 6, 7, 9, 6, 6, 6 , 6 , 6 , 6, 5, 6, 8, 8, 8, 9, 12 ,12 ,12 ,10, 9, 9,10, 9,8, 8, 6 , 5 , 3 , 3, 3, 3, 8,8, 8,8, 6 , 8 ,6 , 5, 3, 5, 6,8, 5,5, 5 ,5 , 5 ,5, 5,5,0, 0, 0; 硬件電子琴電路模塊方案設計 硬件電子琴電路模塊方案設計 選擇IP(CORE Generate NET Code1 LOC = F12 ; NET Code1 LOC = E12 ; NET Code1 LOC = E11 ; NET Code1 LOC = F11 ; NET High1 LOC = E9 ; NET reset LOC = D18|pulldown ; NET S