第11章_數(shù)字信號(hào)處理的硬件實(shí)現(xiàn)_1

1、第11章 數(shù)字信號(hào)處理的硬件實(shí)現(xiàn) 一、概述 二、DSP的特點(diǎn) 三、DSP的發(fā)展 四、DSP產(chǎn)品一覽 五、嵌入式系統(tǒng)、ARM及多核DSP 六、TI DSP及其大學(xué)計(jì)劃 七、DSP的開發(fā) 八、DSP的應(yīng)用 Digital Signal Processing (DSP)： 一門新的學(xué)科：研究信號(hào)分析與 處理的理論和各種算法 Digital Signal Processor (DSP)： 數(shù)字信號(hào)處理器（一個(gè)芯片，或 CPU）: 將數(shù)字信號(hào)處理的理論用于實(shí)際。 數(shù)字信號(hào)處理與模擬信號(hào)處理數(shù)字信號(hào)處理與模擬信號(hào)處理 1 0 ( )() N i i y nh x ni + x(n) y(n) h0h1h2

2、hN-2hN-1 + _ R C R1 R2 Vo Vi 2 1 1 1 o i R VR VSRC 修改設(shè)計(jì)修改設(shè)計(jì)修改硬件設(shè)計(jì)，或調(diào)整硬件參數(shù)修改硬件設(shè)計(jì)，或調(diào)整硬件參數(shù) 可靠性和可靠性和 可重復(fù)性可重復(fù)性 受環(huán)境溫度、濕度、噪聲、電磁場(chǎng)等受環(huán)境溫度、濕度、噪聲、電磁場(chǎng)等 的干擾和影響大的干擾和影響大 精度精度 元器件精度元器件精度 大規(guī)模集成大規(guī)模集成 品種較少、集成度不高、價(jià)格較高品種較少、集成度不高、價(jià)格較高 實(shí)時(shí)性實(shí)時(shí)性 除電路引入的延時(shí)外，處理是實(shí)時(shí)的除電路引入的延時(shí)外，處理是實(shí)時(shí)的 修改設(shè)計(jì)修改設(shè)計(jì)改變軟件設(shè)置改變軟件設(shè)置 可靠性和可靠性和 可重復(fù)性可重復(fù)性 不受環(huán)境因素的影響

3、不受環(huán)境因素的影響 精度精度 A/DA/D的位數(shù)和處理器字長(zhǎng)，算法等的位數(shù)和處理器字長(zhǎng)，算法等 大規(guī)模集成大規(guī)模集成 DSPDSP器件體積小、功能強(qiáng)、功耗小、一器件體積小、功能強(qiáng)、功耗小、一 致性好、使用方便、性能致性好、使用方便、性能/ /價(jià)格比高價(jià)格比高 實(shí)時(shí)性實(shí)時(shí)性 由處理器的處理速度決定由處理器的處理速度決定 硬件 實(shí)現(xiàn): (教學(xué), 科研, 開發(fā)的前期) DSP軟件包 MATLAB Signal Processing Tool Box CPU, MCU, DSP 將信號(hào)處理的理論用于實(shí)際，即是“實(shí) 現(xiàn)”： 軟件 實(shí)現(xiàn): 有可能 “實(shí)時(shí)實(shí) 現(xiàn)”： 所謂“實(shí)時(shí)（Real-Time）實(shí)現(xiàn)”，

4、是指一 個(gè)實(shí)際的系統(tǒng)在人們聽覺，視覺或按任務(wù)要求 所允許的時(shí)間范圍內(nèi)能及時(shí)地完成對(duì)輸入信號(hào) 的處理并將其輸出。 例如，我們每天使用的手機(jī)，將要普及的 數(shù)字電視等，都是實(shí)時(shí)的數(shù)字信號(hào)處理系統(tǒng)。 要想在極短的時(shí)間內(nèi)完成對(duì)信號(hào)的處理， 一方面需要快速的算法、高效的編程，另一方 面，則需要高性能的硬件支持。數(shù)字信號(hào)處理 器（DSP）即是為實(shí)時(shí)實(shí)現(xiàn)數(shù)字信號(hào)處理任務(wù) 而特殊設(shè)計(jì)的高性能的一類CPU。 嚴(yán)格地說，“實(shí)時(shí)實(shí)現(xiàn)”是指，一個(gè)系統(tǒng) 在每一個(gè)抽樣間隔內(nèi)都能完成全部所需要的計(jì) 算任務(wù)，即： 如果 Waiting Time 0 則認(rèn)為該 系統(tǒng)可以 實(shí)時(shí)實(shí)現(xiàn)。 例如，階次 的FIR濾波器，其輸入輸 出關(guān)系是

5、 100N 假定要處理的信號(hào)的抽樣頻率為200KHz，那 么，該系統(tǒng)要在50 內(nèi)，至少要完成100 次乘法，99次加法，才談得上“實(shí)時(shí)實(shí)現(xiàn)”。 99 0 ( )( ) () k y nx k h nk s 數(shù)字信號(hào)處理的實(shí)現(xiàn)平臺(tái) 1、通用型CPU（GPP）； 2、單片機(jī)/嵌入式處理器 （MCU,ARM等）； 3、DSP； 4、特定應(yīng)用集成電路ASIC； 5、現(xiàn)場(chǎng)可編程邏輯門陣列FPGA 可編程 處理器 硬件 電路 通用處理器（通用處理器（GPP）：）： Intel 8086/286/386/486/Pentium /II/III/IV AMD Athlon SUN Sparc，DEC Alph

6、a, HP 事務(wù)密集型處理機(jī)制事務(wù)密集型處理機(jī)制 性能與軟件兼容性性能與軟件兼容性 馮馮.諾依曼結(jié)構(gòu)：統(tǒng)一的程序和數(shù)據(jù)空間諾依曼結(jié)構(gòu)：統(tǒng)一的程序和數(shù)據(jù)空間 現(xiàn)代現(xiàn)代GPP都具有專門的都具有專門的DSP擴(kuò)展資源擴(kuò)展資源 如：如：Intel MMX（多媒體擴(kuò)展指令集）（多媒體擴(kuò)展指令集） 嵌入式微處理器：嵌入式微處理器：如如ARM，PowerPC，MIPS 在一定程度上可以看做為滿足嵌入式應(yīng)用而簡(jiǎn)化設(shè)在一定程度上可以看做為滿足嵌入式應(yīng)用而簡(jiǎn)化設(shè) 計(jì)的通用處理器。計(jì)的通用處理器。 單片機(jī)單片機(jī)(MCU): 控制密集型處理機(jī)制?？刂泼芗吞幚頇C(jī)制。4/8bit單片機(jī)多應(yīng)用于玩單片機(jī)多應(yīng)用于玩 具、家電

7、及工業(yè)控制；具、家電及工業(yè)控制； 16bit單片機(jī)除控制功能外，單片機(jī)除控制功能外， 還有較強(qiáng)的信息處理的能力。但實(shí)時(shí)處理較困難。還有較強(qiáng)的信息處理的能力。但實(shí)時(shí)處理較困難。 INTEL MCS/48/51/96（98） MOTOROLA HCS05/011 數(shù)字信號(hào)處理器（數(shù)字信號(hào)處理器（DSP）：）： 運(yùn)算密集型處理機(jī)制。最有可能實(shí)時(shí)實(shí)現(xiàn)復(fù)雜運(yùn)算密集型處理機(jī)制。最有可能實(shí)時(shí)實(shí)現(xiàn)復(fù)雜 運(yùn)算的器件！運(yùn)算的器件！ 幾種處理器的比較幾種處理器的比較 嵌入式微嵌入式微 處理器處理器 和和 DSP 通用通用 處理器處理器 單片機(jī)單片機(jī) 成本至關(guān)重要成本至關(guān)重要 性能至關(guān)重要性能至關(guān)重要 軟件兼容軟件兼

8、容 復(fù)雜操作系統(tǒng)復(fù)雜操作系統(tǒng) 專用結(jié)構(gòu)專用結(jié)構(gòu) 高效處理特定任務(wù)高效處理特定任務(wù) 低功耗低功耗 實(shí)時(shí)操作系統(tǒng)實(shí)時(shí)操作系統(tǒng) 成本成本 性性 能能 DSP是嵌入式實(shí)時(shí)數(shù)字信號(hào)處理比較理想的實(shí)現(xiàn)平臺(tái)！ 幾種數(shù)字信號(hào)處理實(shí)現(xiàn)方案的比較 通用微處理器通用微處理器DSPASICFPGA 運(yùn)算能力運(yùn)算能力差差較好較好好好較好較好 算法實(shí)現(xiàn)的工作量算法實(shí)現(xiàn)的工作量較大較大較大較大小小大大 系統(tǒng)的靈活性與可擴(kuò)展性系統(tǒng)的靈活性與可擴(kuò)展性較好較好好好差差好好 系統(tǒng)功耗系統(tǒng)功耗較大較大較小較小小小較小較小 開發(fā)成本開發(fā)成本 （工具、技術(shù)支持等）（工具、技術(shù)支持等） 小小較小較小大大較大較大 產(chǎn)品成本產(chǎn)品成本較小較小較

9、大較大小小大大 二、二、數(shù)字信號(hào)處理器的基本特點(diǎn) CPU (功能單元、功能單元、 寄存器、寄存器、 尋址單元等尋址單元等) 片上內(nèi)存片上內(nèi)存 片片 上上 外外 設(shè)設(shè) 內(nèi)部總線內(nèi)部總線 外外 部部 存存 儲(chǔ)儲(chǔ) 器器 外外 部部 設(shè)設(shè) 備備 處理器的基本結(jié)構(gòu) 數(shù)字信號(hào)處理器是為數(shù)字信號(hào)處理算法優(yōu) 化設(shè)計(jì)的一類嵌入式可編程處理器。 數(shù)字信號(hào)處理數(shù)字信號(hào)處理算法算法的基本特的基本特 點(diǎn)點(diǎn) 數(shù)字信號(hào)處理器數(shù)字信號(hào)處理器的基本特點(diǎn)的基本特點(diǎn) 基本運(yùn)算單元為加法和乘法基本運(yùn)算單元為加法和乘法 使用硬件乘法器，或者乘加單元使用硬件乘法器，或者乘加單元 (MAC)，單周期完成乘法或乘加，單周期完成乘法或乘加 運(yùn)

10、算運(yùn)算 在運(yùn)算過程中，需要連續(xù)、頻繁在運(yùn)算過程中，需要連續(xù)、頻繁 地對(duì)數(shù)據(jù)進(jìn)行存取訪問地對(duì)數(shù)據(jù)進(jìn)行存取訪問 采用改進(jìn)的哈佛結(jié)構(gòu)，處理單元采用改進(jìn)的哈佛結(jié)構(gòu)，處理單元 與存儲(chǔ)器之間采用多條總線連接與存儲(chǔ)器之間采用多條總線連接 在運(yùn)算過程中，對(duì)數(shù)據(jù)的訪問不在運(yùn)算過程中，對(duì)數(shù)據(jù)的訪問不 是隨機(jī)的，而往往是按照固定模是隨機(jī)的，而往往是按照固定模 式的確定性訪問式的確定性訪問 采用專門的數(shù)據(jù)尋址單元，提供采用專門的數(shù)據(jù)尋址單元，提供 靈活高效的數(shù)據(jù)尋址方式靈活高效的數(shù)據(jù)尋址方式 運(yùn)算過程中，大量出現(xiàn)循環(huán)操作運(yùn)算過程中，大量出現(xiàn)循環(huán)操作 “零開銷零開銷”的循環(huán)指令處理的循環(huán)指令處理 1. 哈佛結(jié)構(gòu)，且是多

11、總線結(jié)構(gòu)； Harvard Architecture Von-Neumann Architecture 取指令和取數(shù) 據(jù)分時(shí)進(jìn)行； 取指令和取數(shù) 據(jù)同時(shí)進(jìn)行； DSP 結(jié)構(gòu)的基本特點(diǎn) 在DSP中，廣泛采取多總線制，以便同時(shí)讀取 多個(gè)數(shù)據(jù)，提高了運(yùn)算的速度，如C54芯片： 3個(gè)數(shù)據(jù)總線個(gè)數(shù)據(jù)總線(C, D, E) 1個(gè)程序總線個(gè)程序總線(P) 高級(jí)多總線結(jié)構(gòu) 2. “流水線（pipeline）式” 的指令執(zhí)行 實(shí)際上，DSP中采用多級(jí)流水線結(jié)構(gòu) 3. 具有硬件乘法器是DSP最突出的特點(diǎn)，從而 大大提高了運(yùn)算速度。 數(shù)字信號(hào)處理中最常用的運(yùn)算： 1 0 1 0 ( )( ) ( )( ) () 1

12、 ( )( ) () N nk n k N x n X kx n W y nx k h nk r mx n x nm N 乘法 累加 1011 x 1110 1011 x 1110 Hardware Microcode 10011010 0000 1011. 1011. 1011. 10011010 Cycle 1 Cycle 2 Cycle 3 Cycle 4 Cycle 5 例如，4-bit無符號(hào)數(shù)相乘： 一步一步執(zhí)行 一步執(zhí)行 例如：C54中的硬件乘法（乘加）器 4. 數(shù)字信號(hào)處理算法中的數(shù)據(jù)訪問具有極強(qiáng)的 可預(yù)測(cè)性。因此在DSP中都設(shè)有專用的尋址單 元(DAG )以及相應(yīng)的尋址指令，使

13、處理器可以 高效地進(jìn)行數(shù)據(jù)存取，大大減少了地址的計(jì)算 時(shí)間。 1 0 ( )() N i i y nh x ni ( )( )(0)(1)(1)(1)(1)y nx nhx nhx nNh N 在在C54的匯編程序中，我們可以使用如下的間接尋址方式方便地的匯編程序中，我們可以使用如下的間接尋址方式方便地 實(shí)現(xiàn)上面的濾波操作：實(shí)現(xiàn)上面的濾波操作： a=a+ (*AR3+) * (*AR4+) 例如：FFT快速實(shí)現(xiàn)中的蝶形運(yùn)算 在在C54的匯編程序中，我們可以位反轉(zhuǎn)的尋址方式來實(shí)現(xiàn)：的匯編程序中，我們可以位反轉(zhuǎn)的尋址方式來實(shí)現(xiàn)： *ARx+0B 5. DSP分定點(diǎn)DSP和浮點(diǎn)DSP兩大類，定 點(diǎn)D

14、SP還具有不同的字長(zhǎng)，可以滿足不同 應(yīng)用對(duì)運(yùn)算精度的要求。 定點(diǎn)DSP： 采用定點(diǎn)數(shù)來實(shí)現(xiàn)數(shù)值運(yùn)算時(shí)，其操作數(shù)大都 采用整型數(shù)來表示。整型數(shù)的大小取決于所用的字 長(zhǎng)，字的位數(shù)越多，所能表示的數(shù)的范圍越大。例 如，對(duì)16bit字長(zhǎng)，其表示的數(shù)的最大范圍是 3276832767 在運(yùn)算過程中，如果兩個(gè)數(shù)的和或積超過這一范 圍，就要產(chǎn)生數(shù)據(jù)的溢出，從而帶來大的誤差。當(dāng) 然，定點(diǎn)DSP也可以實(shí)現(xiàn)小數(shù)運(yùn)算，不過小數(shù)點(diǎn)的位 置是由編程人員指定的。 浮點(diǎn)DSP： s：符號(hào)位，bit31； s=0 表示正數(shù)，s=1 表示負(fù)數(shù)； e：指數(shù)位，bit23bit30，其取值范圍為0255； m：尾數(shù)的分?jǐn)?shù)部分，bi

15、t0bit22，共23位。 (1)0e255,若則 s(e 127) x( 1)2(1 .m) 126 22(0.m) s （ ）若e=0,m0, 則 x=(-1) （3）若e=0,m=0, 則 x=0 6. 為了達(dá)到高性能低成本的輸入和輸出，大 多數(shù)DSP處理器都有一個(gè)或多個(gè)專門的串口， 并采用線性的處理機(jī)制，例如低開銷的中 斷和DMA，使得數(shù)據(jù)的傳輸不影響或盡可 能少地影響處理器計(jì)算單元的工作。新的 DSP上還帶有USB接口。 7. 部分DSP芯片上有片上的A/D及脈寬調(diào)制 通道（PWM），這一類DSP除了有強(qiáng)的 運(yùn)算能力外，還有著很好的控制能力 ； 舉例舉例: C54x DSP內(nèi)部結(jié)構(gòu)內(nèi)

16、部結(jié)構(gòu) 數(shù)據(jù)寫總線數(shù)據(jù)寫總線(E) 程序指針程序指針 乘加乘加 單元單元 算術(shù)算術(shù) 邏輯邏輯 單元單元 累加器累加器A 累加器累加器B 地址地址 產(chǎn)生產(chǎn)生 單元單元 數(shù)據(jù)讀總線數(shù)據(jù)讀總線 (C) 數(shù)據(jù)讀總線數(shù)據(jù)讀總線(D) 輔助輔助 寄存器寄存器 DPx2 程序總線程序總線 (P) 程序譯碼程序譯碼 總之，先進(jìn)周密的硬件設(shè)計(jì)、方便完整 的指令系統(tǒng)、配套的開發(fā)工具以及高速、實(shí) 時(shí)信號(hào)處理市場(chǎng)的巨大需要，從而使DSP微 處理器在飛速發(fā)展的計(jì)算機(jī)領(lǐng)域中異軍突起、 大放光彩。目前，數(shù)字信號(hào)處理器的硬件、 軟件及第三方（Third Party)的相關(guān)產(chǎn)品，已 形成一個(gè)巨大的產(chǎn)業(yè)。 三、DSP的發(fā)展 50

17、 3 5 20 256 $150.00 250 50K 3 50 0.8 40 80 2K $15.00 12.5 500K 6 50 0.1 5,000 1,000 32K $5.00 0.1 5M 12 Die size (mm) Technology (uM) MIPS MHz RAM (bytes) Price Power (mW/MIPS) Transistors Wafer size 1980199020002010 5 0.02 50,000 10,000 1M $0.15 0.001 50M 12 TYPICAL DEVICE CAPABILITIES DSP的發(fā)展首先離不開集

18、成電路技術(shù)與產(chǎn)業(yè)的發(fā)展。 三個(gè)趨勢(shì)：（3P） 性能（Performance）的不斷提升 功耗（Power）的不斷降低 價(jià)格（Price）的不斷降低 DSP Performance Drives Innovation 1980 5 MHz 2.5 MMACS 2000 600 MHz 2400 MMACS Internet audio players Cable modems DSL modems PDAs Digital still cameras Media gateways Digital radio Smart phones Digital video cameras Tablet PC

19、s 720 MHz 2880 MMACS 2003 Instrumentation MilitaryIndustrial PC modems Digital communications Digital wireless phones Hard disk drives Talking toys 200 MHz 400 MMACS 1997 1 GHz 4000 MMACS TI demonstrates 1 GHz DSP Performance The “three Ps” of innovation in DSP Performance: Reaching multi-GHz per co

20、re; more parallelism; more accelerators Price reduced by half as SC process advances to the next node. System integration (DaVinci/OMAP SOC) further reduces total system cost. Power: Continue coming down at new process node and volt/freq scaling techniques (smart reflex). Peripherals DSP DSP DSP DSP

21、 DSP DSP Accelerators Coprocessors Power dissipation Price $/MIPS or $/Function mW/MMACs Year 1,000 100 10 1 0.1 0.01 0.001 0.0001 0.00001 1982 2010 Power Dissipation Brain Energy scavenging mW/cm3 現(xiàn)代現(xiàn)代DSP芯片在性能上獲得了極大的提升。性芯片在性能上獲得了極大的提升。性 能提升的主要方法是增加功能單元，并盡量使能提升的主要方法是增加功能單元，并盡量使 得多個(gè)功能單元能夠并行運(yùn)算。得多個(gè)功能單元

22、能夠并行運(yùn)算。 當(dāng)功能單元增加到一定的數(shù)目后，新的體 系結(jié)構(gòu)成為必然。 超標(biāo)量 Superscalar 超長(zhǎng)指令字 VLIW (Very-Long-Instruction- Word) 單指令多數(shù)據(jù) SIMD (Single-Instruction Multiple-Data) 亞指令字并行 SWP (Sub-Word Parallel) 多指令多數(shù)據(jù) MIMD (Multiple-Instruction Multiple-Data) 超長(zhǎng)指令字超長(zhǎng)指令字 VLIW 1997年，TI發(fā)布了基于VLIW 的C62x DSP內(nèi)核。它在片內(nèi)集成了8 個(gè)功能單元。這8個(gè)功能單元可以完全并行，從而在單周

23、期內(nèi)執(zhí)行 8條指令操作。在每個(gè)周期內(nèi)并行執(zhí)行的8條指令被打包成一個(gè)很 長(zhǎng)的指令，因此稱為超長(zhǎng)指令字。 VLIW體系結(jié)構(gòu)使得DSP芯片 的性能得到了大幅提升。 單指令多數(shù)據(jù)單指令多數(shù)據(jù) SIMD 單指令多數(shù)據(jù) 通過使處理器并行地使用不同的數(shù)據(jù)，執(zhí)行多 次同樣的操作，來改善處理器的性能。例如，SIMD乘法指令， 可以在單周期內(nèi)用不同的輸入數(shù)據(jù)執(zhí)行兩次或多次乘法。這種技 術(shù)可以極大地提高在多媒體和各種信號(hào)處理中廣泛應(yīng)用的向量運(yùn) 算的計(jì)算速度。 現(xiàn)代DSP芯片的另一個(gè)重要發(fā)展趨勢(shì)是片上 系統(tǒng)（SoC）的趨勢(shì)，即根據(jù)具體應(yīng)用的要求在 芯片內(nèi)部集成更多的功能模塊（如音視頻接口 模塊、無線通信接口模塊等），

24、甚至是另外一 顆處理器（如ARM處理器等）。 這種SoC的系統(tǒng)可以極大地降低特定應(yīng)用 的開發(fā)難度，降低最終產(chǎn)品的價(jià)格。也開辟了 TI DSP新產(chǎn)品，即多核DSP的新時(shí)代。 例如：例如：TI為為3G通信發(fā)布的通信發(fā)布的OMAP平臺(tái)平臺(tái) 在OMAP體系中，包括一個(gè)C55的DSP處理器來負(fù)責(zé)完成通信以及 實(shí)時(shí)媒體信號(hào)（如音頻/語音和圖像/視頻信號(hào)）的處理 ，以及一 個(gè)ARM9的處理器來負(fù)責(zé)支持應(yīng)用操作系統(tǒng)，并完成以控制為核 心的應(yīng)用處理。與其它的利用單一處理器來實(shí)現(xiàn)應(yīng)用功能的結(jié)構(gòu) 方案相比，這種方案具有一個(gè)明顯的優(yōu)勢(shì)，即可以提高功耗效率 ，延長(zhǎng)電池壽命。 飛思卡爾（飛思卡爾（Freescale）也推

25、出了類似的）也推出了類似的MXC 在MXC體系中，包括一個(gè)StarCore的DSP處理器以及一個(gè)ARM11 的處理器。 再例如：再例如：TI為數(shù)字視頻發(fā)布的達(dá)芬奇（為數(shù)字視頻發(fā)布的達(dá)芬奇（DaVinci） 平臺(tái)平臺(tái) DaVinci處理器是建立在TI最新的C64x DSP內(nèi)核基礎(chǔ)上的SoC，包 含DSP內(nèi)核、ARM內(nèi)核、多種算法硬件加速器和多種特定功能的 外設(shè)，從而保證各種數(shù)字視頻終端設(shè)備對(duì)價(jià)格、性能、以及將來 可能發(fā)展的苛刻要求。 四、DSP產(chǎn)品一覽 目前，通用DSP大致可以分為四類： 低成本的低檔DSP 面向控制類應(yīng)用； 3. 高性能的高檔DSP 面向圖像處理、通信基站、醫(yī)療、軍事、航天；

26、2. 低功耗的中檔DSP 目前的主流DSP芯片 面向通信和消費(fèi)類電子終端產(chǎn)品 4. 多核DSP 多媒體，視頻； 4個(gè)主要的DSP廠商： TI Agere (原朗訊) Freescale (原 Motorola) ADI 5.2% 10.3% 11.4% 25.1% 48% TI 朗訊 Motorala ADI 其他 1999年的市場(chǎng)分額情況 20072007年，年， 各各DSPDSP廠商市場(chǎng)份額廠商市場(chǎng)份額 TI 早期DSP產(chǎn)品： 第1代： TMS320C1X 1982 定點(diǎn) 第2代： TMS320C2X 定 點(diǎn) 第3代： TMS320C3X 浮 點(diǎn) 第4代： TMS320C4X 浮 點(diǎn) 第5

27、代： TMS320C5X 定點(diǎn) 第6代： TMS320C8X 1994 多 CPU Lowest Cost Control Systems Motor Control Storage Digital Ctrl Systems C2000C5000 Efficiency Best MIPS per Watt / Dollar / Size Wireless phones Internet audio players Digital still cameras Modems Telephony VoIP C6000 Multi Channel and Multi Function Apps Com

28、m Infrastructure Wireless Base-stations DSL Imaging Multi-media Servers Video Performance 6 Cores, each up to 625 MHz, TSIP, GigE, Shared Mem, from 3.5W 59 100% Software Compatible TIs High Performance multicore DSP roadmap Power optimized Multicore Performance optimized Multicore Value Optimized Mu

29、lticore Up to 1 GHzUp to to 1.2 GHz C6454/5 Performance Optimized Single Core RTM: 03/11/09 1 GHz & 1.2 GHz C6421/4 C641xT Up to 600 MHz C6410/1/2/3/8 Value Optimized Single Core Up to 700 MHz RTM: Nov 09 RTM: 10/14/08 Device Future Sampling Development Production C6474 C6457 C6472 C64xx future C64x

30、x future C64x+ next Dual Core Next Gen Segment TIs Digital Media/Video Processors Roadmap DM64x 12 Devices DM355 ARM9+Video DM365 ARM9+Video DM6467T DM3xx Next DM & OMAP Next DM6467 (HD) 1080p30 enc/dec DM6467T 1GHz (HD) 1080p 60 enc/dec Multi-Channel SD DM365 720p enc/decDM355 MPEG4 720p DM644x SD

31、and limited 720P DM643x Low-cost SD video C6474 Multicore DSP C6472 Multicore DSP DM647/48 C64x DSP C6474 - 700MHz 720p 30fps Multi channel D1 transcode C647x - 700MHz 1080p60, SVC Professional broadcast Vision/ Multichannel / SD Client Video Portable Video C647x Multicore DSP DM6467T High Performan

32、ce Client/Infrastructure OMAP35x SD / 720p dec DM Next + Cortex A8/C674x DM Next + (HD Multi-Ch) Multi-1080p 60 enc/dec Multi-SD end/dec DM Next Cortex A8/C674x DM Next (HD) 1080p 60 enc/dec Multi-SD end/dec Future Production In Development Sampling OMAP35X C64x - 900MHz Multi channel D1 Increasing Performance Floating-Point Platform Roadmap C67xTM Next VC33 60/75 MHz C31 80 MHz C31/C32 60 MHz C6701 167 MHz C6711 150 MHz C6712 100 MHz C6712D 150 MHz C6711D 2