可編程序控制器試題及答案

1、思考題：進程的敏感信號表指的是什么？簡述敏感信號表在進程中的作用？進程的敏感信號表指的是什么？簡述敏感信號表在進程中的作用？ 進程的“敏感信號表”也稱敏感表，是進程的激活條件，可由一個或多個信號組成，各信號間以“，”號分隔。當敏感信號表中的任一個信號有事件發(fā)生，即發(fā)生任意變化，此時，進程被激活，進程中的語句將從上到下逐句執(zhí)行一遍，當最后一條語句執(zhí)行完畢之后，進程即進入等待掛起狀態(tài)，直到下一次敏感表中的信號有事件發(fā)生，進程再次被激活，如此循環(huán)往復。vhdl復習題1 什么是vhdl？簡述vhdl的發(fā)展史。答： vhdl是美國國防部為電子項目設(shè)計承包商提供的，簽定合同使用的，電子系統(tǒng)硬件描述語言。1

2、983年成立vhdl語言開發(fā)組，1987年推廣實施，1993年擴充改版。vhdl是ieee標準語言，廣泛用于數(shù)字集成電路邏輯設(shè)計。2 簡述vhdl設(shè)計實體的結(jié)構(gòu)。答：實體由實體名、類型表、端口表、實體說明部分和實體語句部分組成。根據(jù)ieee標準，實體組織的一般格式為：entity 實體名 is generic(類型表)； -可選項 port(端口表)； -必需項 實體說明部分； -可選項 begin 實體語句部分；end entity 實體名；3 分別用結(jié)構(gòu)體的3種描述法設(shè)計一個4位計數(shù)器。答： 用行為描述方法設(shè)計一個4位計數(shù)器如下，其它描述方法，讀者可自行設(shè)計。library ieee;us

3、e ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counta is port (clk,clr,en:in std_logic; qa,qb,qc,qd:out std_logic);end counta;architecture example of counta issignal count_4:std_logic_vector (3 downto 0);begin qa = count_4(0); qb = count_4(1); qc = count_4(2); qd = count_4(3);proce

4、ss (clk,clr) begin if (clr = 1 ) then count_4 = 0000; elsif (clkevent and clk = 1 ) then if (en = 1 ) then if (count_4 = 1111) then count_4 = 0000; else count_4 = count_4+ 1; end if; end if; end if; end process;end example;1 什么叫對象？對象有哪幾個類型？答：在vhdl語言中，凡是可以賦于一個值的客體叫對象(object)。vhdl對象包含有專門數(shù)據(jù)類型，主要有4個基本類型

5、：常量(constant)、信號(signal)、變量(variable)和文件(files)。2 vhdl語言定義的標準類型有哪些？答 vhdl語言標準所定義的標準數(shù)據(jù)類型(1) 整數(shù)類型(integer type)(2) 實數(shù)類型或浮點類型(real type floating type)(3) 位類型(bit type)(4) 位矢量類型(bit_vector type)(5) 布爾類型(boolean type)(6) 字符類型(character type)(7) 時間類型或物理類型(time type physical type)(8) 錯誤類型(note，warniing，err

6、or，failure type)(9) 自然數(shù)、整數(shù)類型(natural type)(10) 字符串類型(tring type)3 簡述vhdl語言操作符的優(yōu)先級。答： 在表2.1中，取反和取絕對值優(yōu)先級較高，與、或邏輯運算的優(yōu)先級低于算術(shù)運算的優(yōu)先級。4 哪3種方法可用來進行類型轉(zhuǎn)換？答：進行不同類型的數(shù)據(jù)變換，有3種方法：類型標記法、函數(shù)轉(zhuǎn)換法和常數(shù)轉(zhuǎn)換法。1 什么叫進程？簡述進程的工作方式。答：進程（process）是由外部信號觸發(fā)執(zhí)行的一段程序。進程語句是并行處理語句，即各個進程是同時處理的，在結(jié)構(gòu)體中多個process語句是同時并發(fā)運行的。在進程內(nèi)部是順序執(zhí)行的。process語句在

7、vhdl程序中，是描述硬件并行工作行為的最常用、最基本的語句。進程process語句中一般帶有幾個信號量例表，稱為該進程的敏感量表。這些信號無論哪一個發(fā)生變化都將啟動process進程。一旦啟動，進程process中的程序?qū)纳系较马樞驁?zhí)行一遍，由新變化的量引導進程產(chǎn)生變化結(jié)果輸出。當進程的最后一個語句執(zhí)行完成后，就返回到進程開始處，等待敏感量的新變化，引發(fā)進程的再一次執(zhí)行。周而復始，循環(huán)往復，以至無窮。這就是進程的執(zhí)行過程。2 什么叫模塊？區(qū)分模塊與進程。答：模塊(block)語句是結(jié)構(gòu)體中積木化設(shè)計語言，適用于復雜項目設(shè)計。block塊是一個獨立的子結(jié)構(gòu)，可以包含port語句、generi

8、c語句，允許設(shè)計者通過這兩個語句將block塊內(nèi)的信號變化傳遞給block塊的外部信號。同樣，也可以將block塊的外部信號變化傳遞給block塊的內(nèi)部信號。對vhdl語言中的block模塊進行仿真時，block模塊中所描述的各個語句是可以并發(fā)執(zhí)行的，和模塊中的語句書寫順序無關(guān)。進程語句是一段程序，這段程序是順序執(zhí)行的。3 用結(jié)構(gòu)描述法和generate語句設(shè)計一個8位移位寄存器。答：library ieee；use ieee.std_logic_1164.all；entity shift_register isport(a，clk： in std_logic； b： out std_logi

9、c)；end entity shift_regester； architecture eight_bit_shift_register of shift_register iscomponent dff - dff元件調(diào)用 port(a，clk： in std_logic； b： out std_logic)； end component； signal x： std_logic_vector(0 to 4)；begin x(0) = a； dff1：dff port map (x(0)，clk，z(1)； dff2：dff port map (x(1)，clk，z(2)；dff3：dff p

10、ort map (x(2)，clk，z(3)； dff4：dff port map (x(3)，clk，z(4)；dff5：dff port map (x(4)，clk，z(5)；dff6：dff port map (x(5)，clk，z(6)；dff7：dff port map (x(6)，clk，z(7)；dff4：dff port map (x(7)，clk，z(8)； b=x(8)；end architecture eight_bit_shift_register；1 設(shè)計一個加法器， 答：半加器及全加器vhdl程序設(shè)計(1)。library ieee；use ieee.std_log

11、ic_1164.all；entity full_adder is port (a，b，cin:in std_logic； sum，co:out std_logic)；end full_adder；architecture full1 of full_adder iscomponent half_adder port (a，b:in std_logic； s，co:out std_logic)；end component；signal u0_co，u0_s，u1_co:std_logic；begin u0:half_adder port map (a，b，u0_s，u0_co)； u1:half

12、_adder port map (u0_s，cin，sum，u1_co)； co = u0_co or u1_co；end full1；半加器及全加器vhdl程序設(shè)計(2)。library ieee；use ieee.std_logic_1164.all；entity half_adder is port (a，b:in std_logic； s，co:out std_logic)；end half_adder；architecture half1 of half_adder issignal c，d:std_logic；begin c = a or b； d = a nand b； co =

13、 not d； s = c and d；end half1；2 簡述層次化設(shè)計的過程。答：層次化設(shè)計是指對于一個大型設(shè)計任務，將目標層層分解，在各個層次上分別設(shè)計的方法。有些設(shè)計，在一些模塊的基礎(chǔ)上，通過搭建積木的方法進行設(shè)計。有人稱，在整個設(shè)計任務上進行行為描述的設(shè)計方法，稱為高層次設(shè)計，而從事某一模塊、某一元件行為設(shè)計稱為底層設(shè)計方法。3 什么是庫，程序包，子程序，過程調(diào)用，函數(shù)調(diào)用？答：庫(libraries)和程序包(package)用來描述和保存元件、類型說明、函數(shù)、模塊等，以便在其他設(shè)計中可隨時引用它們。庫(libraries)是用來存儲和放置可編譯的設(shè)計單元的地方，通過其目錄可查

14、詢、調(diào)用。設(shè)計庫中的設(shè)計單元(實體說明、結(jié)構(gòu)體、配置說明、程序包說明和程序包體)可以用作其他vhdl描述的資源。函數(shù)和過程統(tǒng)稱為子程序。子程序由過程和函數(shù)組成。在子程序調(diào)用過程中，過程能返回多個變量，函數(shù)能返回一個變量。若子程序調(diào)用是一個過程，就稱為過程調(diào)用；若子程序調(diào)用是一個函數(shù)，則稱為函數(shù)調(diào)用。過程調(diào)用和函數(shù)調(diào)用都是子程序調(diào)用。函數(shù)的參數(shù)都是輸入?yún)?shù)。過程的參數(shù)有輸入、輸出和雙向參數(shù)。函數(shù)有順序函數(shù)、并行函數(shù)。過程有順序過程、并行過程。1 clk信號怎樣用vhdl語言描述？答：時鐘信號的上升沿的描述：if clkevent and clk = 1 then ;時鐘信號的下降沿的描述: if

15、 clk event and clk = 1 then ;2 異步復位怎樣用vhdl語言描述？答:當復位信號低電平有效時,vhdl的描述為:if reset = 0 then ;當復位信號高電平有效時, vhdl的描述為:if reset =1 then ;3 設(shè)計一個8位循環(huán)移位寄存器。答: 8位循環(huán)計寄存器的vhdl參考程序設(shè)計如下： library ieee;use ieee.std_logic_1164.all;entity circleshift8 is port (seldata:in std_logic_vector(2 downto 0); clr,clk: in std_lo

16、gic; sel: out std_logic_vector(7 downto 0);end circleshift8;architecture sample of circleshift8 isbeginprocess(clk,clr) beginif (clr=1)then selselselselselselselsel sel=00000000;end case; end if; end process;end sample;4. 設(shè)計一個六十進制計數(shù)器。答: 60進制計數(shù)器的vhdl參考程序設(shè)計如下：library ieee;use ieee.std_logic_1164.all;u

17、se ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;-* entity counter60 is port( cp:in std_logic; bin:out std_logic_vector(6 downto 0); s:in std_logic; clr:in std_logic; ec:in std_logic; cy60:out std_logic ); end counter60;-*architecture b of counter60 is signal q:std_logic_vector(6 downto 0

18、); signal rst,dly:std_logic;begin process(rst,cp) begin if rst=1 then q=0000000; - cy(60)=0; elsif cpevent and cp=1 then dly=q(5); if ec=1then if q=59 then q=0000000; else q=q+1; end if; else q=q; end if; end if; end process; cy60= not q(5) and dly; rst= clr; bin=q when s=1 else 1111111;end b;5. 設(shè)計一

19、個八位編碼器。答: 八位編碼器的vhdl參考程序設(shè)計如下：library ieee；use ieee.std_logic_1164.all；entity priotyencoder is port (d : in std_logic_vector (7 downto 0)； e1: in std_logic； gs，e0: out bit std_logic； q : out std_logic_vector(2 downto 0)；end priotyencoder；architecture encoder of prioty encoder isbegin p1: process ( d

20、)begin if ( d(0) = 0 and e1 = 0 ) then y = 111； gs = 0 ； e0 = 1 ； elsif (d(1) = 0 and e1 = 0 ) then q = 110； gs = 0 ； e0 = 1 ； elsif (d(2) = 0 and e1 = 0 ) then q = 101 ； gs = 0 ； e0 = 1 ； elsif (d(3) = 0 and e1= 0 ) then q = 100 ； gs = 0 ； e0 = 1 ； elsif (d(4) = 0 and e1= 0 ) then q = 011 ； gs = 0

21、； e0 = 1 ； elsif (d(5) = 0 and e1= 0 ) then q = 010 ； gs = 0 ； e0 = 1 ； elsif (d(6) = 0 and e1 = 0 ) then q = 001 ； gs= 0 ； e0= 1 ； elsif (d(7) = 0 and e1 = 0 ) then q = 000 ； gs = 0 ；e0 = 1 ； elsif (e1 = 1 ) then q = 111 ； gs = 1 ； e0 = 1 ； elsif (d = 1111 1111 and e1 = 0 ) then q = 111 ； gs = 1 ；

22、e0 = 0 ； end if； end process p1； end encoder；6. 設(shè)計一個三八譯碼器。答: 三八譯碼器的vhdl參考程序設(shè)計如下：library ieee；use ieee.std_logic_1164.all；entity decoder3_8 is port (a，b，c，g1，g2a，g2b:in std_logic； y:out std_logic_vector(7 downto 0)；end decoder3_8；architecture rtl of decoder3_8 issignal indata:std_logic_vector (2 down

23、to 0)；begin indata y y y y y y y y y = xxxxxxxx ； end case； else y = 11111111 ； end if； end process；end rtl；五、改正以下程序中的錯誤，簡要說明原因，并指出可綜合成什么電路。1. library ieee;use ieee.std_logic_1164.all;entity d_flip_flop is port(d, clk: in std_logic;q: out std_logic);end d_flip_flop;architecture rtl of d_flip_flop is

24、begin if clkevent and clk=1 then q=d; end if;end rtl;2. library ieee;use ieee.std_logic_1164.all;entity d_latch is port(d, ena: in std_logic;q: out std_logic);end d_latch;architecture rtl of d_latch isbegin if ena = 1 then q=d; end if;end rtl; 3library ieee;use ieee.std_logic_1164.all;entity test is

25、 port(d, clk: in std_logic;q: out std_logic);end test;architecture rtl of test isbegin process(clk) begin wait until clkevent and clk=1 q q q = d2; end case; end process;end rtl;5.library ieee;use ieee.std_logic_1164.all;entity test is port(d1, d2: in std_logic;sel: in std_logic;q: out std_logic);en

26、d test;architecture rtl of test isbegin process(d1, d2, sel) begin q=d1 when sel = 0 else d2; end process;end rtl;6.library ieee;use ieee.std_logic_1164.all;entity test is port(clk: in std_logic;count: buffer std_logic_vector(3 downto 0);end test;architecture rtl of test isbegin process(clk) begin i

27、f clkevent and clk=1 then count q q = 0 ； end case ； end test ； 【參考答案】： case語句應該存在于進程process內(nèi)。2 已知start為std_logic類型的信號，sum是integer類型的信號，請判斷下面的程序片斷： process (start) begin for i in 1 to 9 loop sum := sum + i ； end loop ； end process ； 【參考答案】： sum是信號，其賦值符號應該由“:=”改為“=”。3 已知q為std_logic類型的輸出端口，請判斷下面的程序片斷：

28、 architecture test of test is begin signal b ：std_logic ； q = b ； end test ； 【參考答案】： 信號signal的申明語句應該放在begin語句之前。4 已知a和b均為std_logic類型的信號，請判斷下面的語句： a = 0 ； b = x ； 【參考答案】： 不定態(tài)符號應該由小寫的x改為大寫的x。5 已知a為integer類型的信號，b為std_logic類型的信號，請判斷下面的程序片斷： architecture test of test is begin b q q q q = d ； end case ； 【

29、參考答案】： case語句缺“when others”語句。 簡述top-down設(shè)計方法及其基本步驟?！緟⒖即鸢浮浚?所謂top-down的設(shè)計過程是指從系統(tǒng)硬件的高層次抽象描述向最底層物理描述的一系列轉(zhuǎn)換過程。具體講這一過程由功能級、行為級描述開始；寄存器傳輸（rtl）級描述為第一個中間結(jié)果；再將rtl級描述由邏輯綜合得到網(wǎng)表（net-list）或電路圖；由網(wǎng)表即可自動生成現(xiàn)場可編程門陣列（fpga）/復雜可編程邏輯器件（cpld）或?qū)Ｓ眉呻娐罚╝sic），從而得到電路與系統(tǒng)的物理實現(xiàn)。3 請從申明格式、賦值符號、賦值生效時間、作用范圍等方面對信號和變量進行比較分析?！緟⒖即鸢浮浚?申明

30、時關(guān)鍵字不一樣，變量為：variable；信號為：signal。但申明時賦初值均用“：”符號。賦值符號不同：信號賦值用“”；變量賦值用“：”。賦值生效時間：信號賦值延時后生效；變量賦值立即生效。聲明引用范圍：信號在構(gòu)造體內(nèi)（進程外）申明，整個構(gòu)造體內(nèi)有效；變量主要在進程內(nèi)申明，只在進程內(nèi)有效。2 vhdl程序主要有三種描述方式：行為描述方式、rtl描述方式、結(jié)構(gòu)描述方式。3 vhdl程序中數(shù)值的載體稱為對象。vhdl中有四種對象，分別是：常量（constant）、變量（variable）、信號（signal）、文件（file）。20、在vhdl中，（d ）的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時

31、的行為。 a、信號； b、常量； c、數(shù)據(jù)； d、變量21、在vhdl中，（a ）的數(shù)據(jù)傳輸是不是立即發(fā)生的，目標信號的賦值需要一定的延時時間。 a、信號； b、常量； c、數(shù)據(jù)； d、變量22、在vhdl中，為目標變量賦值的符號是（c ）。 a、=： ； b、= ； c、:= ； d、=23、在vhdl中，為目標信號賦值的符號是（d ）。 a、=： ； b、= ； c、:= ； d、=24、在vhdl中，定義信號名時，可以用（ c）符號為信號賦初值。 a、=： ； b、= ； c、:= ； d、=設(shè)計一數(shù)據(jù)選擇器mux,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選

32、擇器mux的結(jié)構(gòu)體。(a) 用if語句。 (b) 用case 語句。 (c) 用when else 語句。library ieee;use ieee.std_logic_1164.all;entity mymux is port ( sel : in std_logic_vector; - 選擇信號輸入 ain, bin : in std_logic_vector; - 數(shù)據(jù)輸入 cout : out std_logic_vector(1 downto 0) ); - 數(shù)據(jù)輸出end mymux;eda技術(shù)與項目訓練選擇題1. 一個項目的輸入輸出端口是定義在 a 。 a. 實體中 b. 結(jié)構(gòu)體

33、中 c. 任何位置 d. 進程體 2. 描述項目具有邏輯功能的是 b 。 a. 實體 b. 結(jié)構(gòu)體 c. 配置 d. 進程 3. 關(guān)鍵字architecture定義的是 a 。a. 結(jié)構(gòu)體 b. 進程 c. 實體 d. 配置 4. maxplusii中編譯vhdl源程序時要求 c 。a.文件名和實體可不同名 b.文件名和實體名無關(guān) c. 文件名和實體名要相同 d. 不確定 5. 1987標準的vhdl語言對大小寫是 d 。 a. 敏感的 b. 只能用小寫 c. 只能用大寫 d. 不敏感 6. 關(guān)于1987標準的vhdl語言中，標識符描述正確的是 a 。 a. 必須以英文字母開頭 b.可以使用漢

34、字開頭 c.可以使用數(shù)字開頭 d.任何字符都可以 7. 關(guān)于1987標準的vhdl語言中，標識符描述正確的是 b 。 a. 下劃線可以連用 b. 下劃線不能連用 c. 不能使用下劃線 d. 可以使用任何字符 8. 符合1987vhdl標準的標識符是 a 。 a. a_2 b. a+2 c. 2a d. 229. 符合1987vhdl標準的標識符是 a 。 a. a_2_3 b. a_2 c. 2_2_a d. 2a 10. 不符合1987vhdl標準的標識符是 c 。 a. a_1_in b. a_in_2 c. 2_a d. asd_1 11. 不符合1987vhdl標準的標識符是 d 。

35、a. a2b2 b. a1b1 c. ad12 d. %50 12. vhdl語言中變量定義的位置是 d 。 a. 實體中中任何位置 b. 實體中特定位置 c. 結(jié)構(gòu)體中任何位置 d. 結(jié)構(gòu)體中特定位置 13. vhdl語言中信號定義的位置是 d 。 a. 實體中任何位置 b. 實體中特定位置 c. 結(jié)構(gòu)體中任何位置d. 結(jié)構(gòu)體中特定位置14. 變量是局部量可以寫在 b 。 a. 實體中 b. 進程中 c. 線粒體 d. 種子體中 15. 變量和信號的描述正確的是 a 。 a. 變量賦值號是:= b. 信號賦值號是:= c. 變量賦值號是= d. 二者沒有區(qū)別 16. 變量和信號的描述正確的是

36、 b 。 a. 變量可以帶出進程 b. 信號可以帶出進程 c. 信號不能帶出進程 d. 二者沒有區(qū)別17. 關(guān)于vhdl數(shù)據(jù)類型，正確的是 d 。 a. 數(shù)據(jù)類型不同不能進行運算 b. 數(shù)據(jù)類型相同才能進行運算 c. 數(shù)據(jù)類型相同或相符就可以運算 d. 運算與數(shù)據(jù)類型無關(guān) 18. 下面數(shù)據(jù)中屬于實數(shù)的是 a 。 a. 4.2 b. 3 c. 1 d. “11011” 19. 下面數(shù)據(jù)中屬于位矢量的是 d 。a. 4.2 b. 3 c. 1 d. “11011” 20. 關(guān)于vhdl數(shù)據(jù)類型，正確的是 。 a. 用戶不能定義子類型 b. 用戶可以定義子類型 c. 用戶可以定義任何類型的數(shù)據(jù) d.

37、 前面三個答案都是錯誤的 21. 可以不必聲明而直接引用的數(shù)據(jù)類型是 c 。 a. std_logic b. std_logic_vector c. bit d. 前面三個答案都是錯誤的 22. std_logig_1164中定義的高阻是字符 d 。 a. x b. x c. z d. z 23. std_logig_1164中字符h定義的是 a 。 a. 弱信號1 b. 弱信號0 c. 沒有這個定義 d. 初始值 24. 使用std_logig_1164使用的數(shù)據(jù)類型時 b 。 a.可以直接調(diào)用 b.必須在庫和包集合中聲明 c.必須在實體中聲明 d. 必須在結(jié)構(gòu)體中聲明 25. 關(guān)于轉(zhuǎn)化函數(shù)

38、正確的說法是 。 a. 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 b. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 c. 任何數(shù)據(jù)類型都不能轉(zhuǎn)化 d. 前面說法都是錯誤的 26. vhdl運算符優(yōu)先級的說法正確的是 c 。 a. 邏輯運算的優(yōu)先級最高 b. 關(guān)系運算的優(yōu)先級最高 c. 邏輯運算的優(yōu)先級最低 d. 關(guān)系運算的優(yōu)先級最低 27. vhdl運算符優(yōu)先級的說法正確的是 a 。 a. not的優(yōu)先級最高 b. and和not屬于同一個優(yōu)先級 c. not的優(yōu)先級最低 d. 前面的說法都是錯誤的 28. vhdl運算符優(yōu)先級的說法正確的是 d 。 a. 括號不能改變優(yōu)先級 b. 不能使用括號 c. 括號

39、的優(yōu)先級最低 d. 括號可以改變優(yōu)先級 29. 如果a=1,b=0，則邏輯表達式（a and b） or（ not b and a）的值是 b 。 a. 0 b. 1 c. 2 d. 不確定 30. 關(guān)于關(guān)系運算符的說法正確的是 。 a. 不能進行關(guān)系運算 b. 關(guān)系運算和數(shù)據(jù)類型無關(guān) c. 關(guān)系運算數(shù)據(jù)類型要相同 d. 前面的說法都錯誤 31. 轉(zhuǎn)換函數(shù)to_bitvector(a)的功能是 。 a. 將stdlogic_vector轉(zhuǎn)換為bit_vector b. 將real轉(zhuǎn)換為bit_vector c. 將time轉(zhuǎn)換為bit_vector d. 前面的說法都錯誤 32. vhdl中順

40、序語句放置位置說法正確的是 。 a.可以放在進程語句中 b. 可以放在子程序中 c. 不能放在任意位置 d. 前面的說法都正確 33. 不屬于順序語句的是 b 。 a. if語句 b. loop語句 c. process語句 d. case語句 34. 正確給變量x賦值的語句是 b 。 a. x=a+b; b. x:=a+b; c. x=a+b; d. 前面的都不正確 35. eda的中文含義是 a 。 a. 電子設(shè)計自動化 b. 計算機輔助計算 c. 計算機輔助教學 d. 計算機輔助制造 36. 可編程邏輯器件的英文簡稱是 。 a. fpga b. pla c. pal d. pld 37.

41、 現(xiàn)場可編程門陣列的英文簡稱是 。 a. fpga b. pla c. pal d. pld 38. 基于下面技術(shù)的pld器件中允許編程次數(shù)最多的是 。 a. flash b. eerom c. sram d. prom 39. 在eda中，isp的中文含義是 。 a. 網(wǎng)絡(luò)供應商 b. 在系統(tǒng)編程 c. 沒有特定意義 d. 使用編程器燒寫pld芯片 40. 在eda中，ip的中文含義是 。 a. 網(wǎng)絡(luò)供應商 b. 在系統(tǒng)編程 c. 沒有特定意義 d. 知識產(chǎn)權(quán)核41. epf10k20tc144-4具有多少個管腳 a 。 a. 144個 b. 84個 c. 15個 d. 不確定 42. ep

42、f10k20tc144-x器件，如果x的值越小表示 。 a. 器件的工作頻率越小 b. 器件的管腳越少 c. 器件的延時越小 d. 器件的功耗越小 43. 如果a=1,b=1，則邏輯表達式（a xor b） or（ not b and a）的值是 a 。 a. 0 b. 1 c. 2 d. 不確定 44. 執(zhí)行下列語句后q的值等于 b 。signal e: std_logic_vector (2 to 5);signal q: std_logic_vector (9 downto 2);e1, 4=0, others=1);qe (2), 4=e (3), 5=1, 7=e (5), othe

43、rs=e (4);a “11011011” b. “00101101” c. “11011001” d. “00101100” 45. vhdl文本編輯中編譯時出現(xiàn)如下的報錯信息error: vhdl syntax error: signal declaration must have ；，but found begin instead. 其錯誤原因是 a 。a. 信號聲明缺少分號。b. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。c. 設(shè)計文件的文件名與實體名不一致。 d. 程序中缺少關(guān)鍵詞。46. vhdl文本編輯中編譯時出現(xiàn)如下的報錯信息error: vhdl syntax error: choice value length must match selector expression value length 其錯誤原因是