基于CPLD的出租車計(jì)費(fèi)器課程設(shè)計(jì)論文

1、課 程 設(shè) 計(jì)課程名稱 嵌入式系統(tǒng) 課題名稱 基于cpld的出租車計(jì)費(fèi)器專 業(yè) 電子信息工程 班 級 電子信息 學(xué) 號 姓 名 指導(dǎo)教師 2013年12月20日 課 程 設(shè) 計(jì) 任 務(wù) 書課程名稱： 嵌入式系統(tǒng) 題 目：基于cpld的出租車計(jì)費(fèi)器專業(yè)班級： 電子信息 學(xué)生姓名： 指導(dǎo)老師： 審 批： 設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求cpld為復(fù)雜可編程邏輯器件，通過eda技術(shù)對其進(jìn)行編程，可將一個(gè)較復(fù)雜的數(shù)字系統(tǒng)集成于一個(gè)芯片中，制成專用集成電路芯片，并可隨時(shí)在系統(tǒng)修改其邏輯功能。有關(guān)知識可參見相關(guān)教材或參考書。一設(shè)計(jì)內(nèi)容（1） 實(shí)現(xiàn)計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為：按行駛里程計(jì)費(fèi)，起步價(jià)為7.00元，并在車行3km后

2、按2.20元/km計(jì)費(fèi)，當(dāng)計(jì)費(fèi)器達(dá)到或超過20元時(shí)，每公里加收50的車費(fèi)，車停止不計(jì)費(fèi)。（2） 現(xiàn)場模擬功能：能模擬汽車起動、停止、暫停以及加速等狀態(tài)。（3） 按計(jì)動態(tài)掃描電路，將車費(fèi)和路程顯示出來，各有兩位小數(shù)。二、設(shè)計(jì)要求：1、 設(shè)計(jì)思路清晰，給出整體設(shè)計(jì)框圖；2、 設(shè)計(jì)各單元電路，完成其功能仿真和編譯并生成低層模塊；3、 完成頂層設(shè)計(jì)并編譯通過；4、 完成設(shè)計(jì)下載并調(diào)試電路；5、 寫出設(shè)計(jì)報(bào)告；主要設(shè)計(jì)條件1. 提供eda實(shí)驗(yàn)室；2. 提供el實(shí)驗(yàn)箱和cpld芯片;3. 提供設(shè)計(jì)軟件說明書格式1. 課程設(shè)計(jì)封面；2. 任務(wù)書；3. 說明書目錄；4. 設(shè)計(jì)總體思路，基本原理和框圖（頂層電路

3、圖）；5. 單元電路設(shè)計(jì)（各次級模塊電路圖）；6. 設(shè)計(jì)仿真；7. 編程下載；8. 總結(jié)與體會；9. 附錄；10. 參考文獻(xiàn)。進(jìn)度安排星期一、二：下達(dá)設(shè)計(jì)任務(wù)書，介紹課題內(nèi)容與要求；查找資料，確定總體設(shè)計(jì)方案和單元電路設(shè)計(jì)；星期三第二周星期一：單元電路設(shè)計(jì)與仿真，硬件下載；第二周星期二、三：硬件下載；第二星期四、五：書寫設(shè)計(jì)報(bào)告，打印相關(guān)圖紙；答辯參考文獻(xiàn)1. 康華光主編.電子技術(shù)基礎(chǔ)（數(shù)字部分），高等教育出版社。2. 閻石主編. 電子技術(shù)基礎(chǔ)（數(shù)字部分），清華大學(xué)出版社。3. 陳大欽主編，電子技術(shù)基礎(chǔ)實(shí)驗(yàn)，高等教育出版社。4. 彭介華主編，電子技術(shù)課程設(shè)計(jì)指導(dǎo)，高等教育出版社。5. 張 原編

4、著，可編程邏輯器件設(shè)計(jì)及應(yīng)用，機(jī)械工業(yè)出版社。6.荀殿棟，徐志軍編著，數(shù)字電路設(shè)計(jì)實(shí)用手冊，電子工業(yè)出版社。7. 劉洪喜，陸穎編著. vhdl電路設(shè)計(jì)實(shí)用教程 清華大學(xué)出版社 摘要介紹了出租車計(jì)費(fèi)器系統(tǒng)的組成及工作原理，簡述了在eda平臺上用fpga器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過程。論述了計(jì)程模塊，計(jì)費(fèi)模塊，計(jì)時(shí)模塊，譯碼動態(tài)掃描模塊等的設(shè)計(jì)方法與技巧。 1引言隨著eda技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計(jì)技術(shù)發(fā)生了深刻的變化，大規(guī)模可編程邏輯器件cpldfpga的出現(xiàn)，給設(shè)計(jì)人員帶來了諸多方便。利用它進(jìn)行產(chǎn)品開發(fā)，不僅成本低、周期短、可靠性高，而且具有完全的知識產(chǎn)權(quán)。隨著社會的不斷進(jìn)步，人們

5、生活水平的不斷提高，出租車逐漸成為人們?nèi)粘Ｉ畈豢扇鄙俚慕煌üぞ摺６?jì)價(jià)器作為出租車的一個(gè)重要組成部分，關(guān)系著出租車司機(jī)和乘客雙方利益，起著重要的作用，因而出租車計(jì)價(jià)器的發(fā)展非常迅猛。2出租車計(jì)費(fèi)系統(tǒng)的實(shí)驗(yàn)任務(wù)及要求2.1技術(shù)要求（1）掌握較復(fù)雜邏輯的設(shè)計(jì)、調(diào)試。（2）進(jìn)一步掌握用quartus ii7.0。（3）掌握用max+pulsii軟件的原理圖輸入的設(shè)計(jì)方法。2.2功能要求基本功能：（1）按行駛里程計(jì)費(fèi)，起步價(jià)為7.00元，并在車行3公里后按2.20元/km計(jì)費(fèi)，當(dāng)計(jì)數(shù)器達(dá)到或超過20元時(shí)，每公里加收50%的車費(fèi)，即按3.30元/km計(jì)費(fèi)。（2）實(shí)現(xiàn)模擬功能：能模擬汽車啟動、停止。（3

6、）設(shè)計(jì)動態(tài)掃描電路：將車費(fèi)、里程、等待時(shí)間動態(tài)的顯示出來。（4）用vhdl語言設(shè)計(jì)符合上述功能要求的出租車計(jì)費(fèi)器，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路。（5）各計(jì)數(shù)器的計(jì)數(shù)狀態(tài)用功能仿真的方法驗(yàn)證，并通過有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。3.方案設(shè)計(jì)及原理框圖3.1硬件方案設(shè)計(jì)及原理框圖硬件系統(tǒng)組成框圖開關(guān)電路fpga模塊動態(tài)顯示電路 各模塊的作用和組成：（1）開關(guān)模塊該模塊的作用是用于電路的輸入的信號。主要有三個(gè)開關(guān)以及三個(gè)限流電阻,電源構(gòu)成。（3）動態(tài)顯示模塊:此模塊由六個(gè)數(shù)碼管和三個(gè)二極管所構(gòu)成，17個(gè)200電阻起到限制電流的作用，使得流到數(shù)碼管的電流適當(dāng)，防止數(shù)碼管中的電流過大，而使得數(shù)碼管損壞。

7、數(shù)碼管將計(jì)費(fèi)、等待時(shí)間和里程動態(tài)的顯示出來。3.2軟件方案設(shè)計(jì)及原理框圖3.2.1系統(tǒng)的頂層框圖及方案設(shè)計(jì)：動態(tài)顯示模塊控制芯片信號輸入 信號輸入：各種控制信號經(jīng)輸入端給控制芯片?？刂菩酒翰捎玫挠衏pld或者fpga等。動態(tài)顯示電路：采用的是數(shù)碼管來實(shí)現(xiàn)功能的輸出。3.2.2 fpga內(nèi)部具體框圖及方案設(shè)計(jì)：出租車的一般計(jì)費(fèi)過程為：出租車載客后，啟動計(jì)費(fèi)器，整個(gè)系統(tǒng)開始運(yùn)行，里程計(jì)數(shù)器從0開始計(jì)數(shù)，費(fèi)用計(jì)數(shù)器從9開始計(jì)算；出租車載客中途等待，等待時(shí)間計(jì)數(shù)器從0開始計(jì)數(shù)。最后根據(jù)行駛里程或停止等待的時(shí)間的計(jì)費(fèi)標(biāo)準(zhǔn)計(jì)費(fèi)。出租車到達(dá)目的地停止后，停止計(jì)費(fèi)器，顯示總費(fèi)用。根據(jù)出租車計(jì)費(fèi)器的工作過程，

8、本系統(tǒng)采用分層次、分模塊的方式設(shè)計(jì)，其fpga內(nèi)部具體框圖如下所示。輸入信號分頻器車費(fèi)計(jì)數(shù)模塊車行駛狀態(tài)譯碼模塊輸出控制模塊里程計(jì)數(shù)模塊 圖2.1fpga內(nèi)部具體圖各模塊的功能：(1)由fpga晶振電路產(chǎn)生50mhz時(shí)鐘信號并輸入。(2)分頻器：將時(shí)鐘信號進(jìn)行分頻。(3)標(biāo)志模塊：將按鈕產(chǎn)生的脈沖轉(zhuǎn)化為一種標(biāo)志信號。(4)計(jì)程模塊：在等待信號未作用時(shí)，來一個(gè)時(shí)鐘脈沖信號，里程值加1。該模塊還包含一個(gè)路程計(jì)費(fèi)標(biāo)志的小模塊，輸出一個(gè)路程計(jì)費(fèi)的信號。(5）等待狀態(tài)模塊：等待信號作用時(shí)，該模塊可以記錄等待的時(shí)間，并產(chǎn)生等待計(jì)費(fèi)的信號。(6）按行駛里程計(jì)費(fèi)，起步價(jià)為7.00元，并在車行3公里后按2.20

9、元/km計(jì)費(fèi)，當(dāng)計(jì)數(shù)器達(dá)到或超過20元時(shí)，每公里加收50%的車費(fèi)，即按3.30元/km計(jì)費(fèi)。(7）輸出控制模塊：分時(shí)輸出里程、等待時(shí)間、費(fèi)用三個(gè)信號，實(shí)現(xiàn)動態(tài)顯示功能。(8）譯碼模塊：實(shí)現(xiàn)將車費(fèi)計(jì)數(shù)模塊、等待狀態(tài)模塊和里程計(jì)數(shù)模塊輸出的bcd碼轉(zhuǎn)換成七段碼輸出。4.各單元模塊設(shè)計(jì)，仿真結(jié)果及分析本系統(tǒng)采用層次化、模塊化的設(shè)計(jì)方法，設(shè)計(jì)順序?yàn)樽韵孪蛏?。首先?shí)現(xiàn)系統(tǒng)框圖中的各子模塊，然后由頂層模塊調(diào)用各子模塊來完成整個(gè)系統(tǒng)。4.1分頻模塊：4.1.1分頻模塊的框圖圖3.1.1分頻器的實(shí)體圖此模塊的功能是對總的時(shí)鐘進(jìn)行分頻，總的時(shí)鐘是50m。計(jì)數(shù)分頻器使用五個(gè)這樣基本的分頻器（35分頻）組合而成，控

10、制模塊分頻器使用三個(gè)這樣基本的分頻器（35分頻）組合而成。4.1.2分頻模塊的vhdl程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pulse is port(clk0:in std_logic; fout:out std_logic);end pulse;architecture one of pulse isbegin process(clk0) variable cnt:std_logic_vector(2 downto 0); variable full :std_lo

11、gic; begin if clk0event and clk0=1 then if cnt=100 then cnt:=000 ; full:=1; else cnt:=cnt+1; full:=0; end if; end if;fout=full;end process;end one;4.1.3仿真的結(jié)果 圖3.1.2仿真圖從該波形圖可以看出輸入脈沖的頻率是輸出脈沖的頻率的35倍。4.2計(jì)程模塊：4.2.1計(jì)程模塊的框圖： 圖3.1.3集程模塊圖此模塊的功能是計(jì)算出租車行駛的路程。在出租車啟動并行駛的過程中(開始/結(jié)束信號ss為1，行駛/等待信號wr為1)，當(dāng)時(shí)鐘clks是上升沿的時(shí)候

12、，系統(tǒng)即對路程計(jì)數(shù)器jc的里程計(jì)數(shù)器進(jìn)行加計(jì)數(shù)，當(dāng)路程超過三公里時(shí)，系統(tǒng)將輸出標(biāo)志正脈沖lcjfbz。4.2.2計(jì)程模塊的vhdl程序(1) 計(jì)程程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jc is port(clks,ss,wr:in std_logic; lc:buffer std_logic_vector(7 downto 0); end entity jc;architecture one of jc is signal q1,q0:std_logic_vector

13、(3 downto 0);beginprocess(clks,ss,wr,lc) variable sw:std_logic_vector(1 downto 0); begin sw:=ss≀ if sw=00 or sw=01 then q1=0000;q0=0000; elsif sw=11 then q1=q1;q0=q0; elsif clksevent and clks=1 then if q1=9 and q0=9 then q1=0000;q0=0000; elsif q0=9 then q1=q1+1;q0=0000; else q1=q1;q0=q0+1; end if

14、; end if;end process;(2) 計(jì)程標(biāo)志程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity lcjfbz is port(ss:in std_logic; -ss開始/復(fù)位信號, lc:in std_logic_vector(7 downto 0); lcjfbz:out std_logic); end entity lcjfbz;architecture two of lcjfbz is begin process(ss,lc) begin if ss=0 or

15、(lc(7 downto 4)=0000 and lc(3 downto 0)4) then lcjfbz=0; else lcjfbz=1; end if; end process;end two;4.2.3計(jì)程模塊仿真結(jié)果：圖3.1.4計(jì)程模塊仿真圖從波形圖可以看出在時(shí)鐘的控制下當(dāng)ss為低電平的時(shí)候lc為零，當(dāng)ss為高電平且wr為高電平的時(shí)候lc開始計(jì)數(shù)，當(dāng)計(jì)到大于三的時(shí)候輸出了lcjfbz為高電平。4.3計(jì)時(shí)模塊：4.3.1計(jì)時(shí)模塊的框圖： 圖3.1.5計(jì)時(shí)模塊圖此模塊用于計(jì)算停車等待的時(shí)間。在出租車行進(jìn)中，如果車輛停止等待，計(jì)數(shù)器則在信號clk的上升沿進(jìn)行加計(jì)數(shù)，當(dāng)累計(jì)等待時(shí)間超過2（

16、不包括2分鐘）分鐘時(shí)，輸出標(biāo)志ddjfbz正脈沖信號。4.3.2計(jì)時(shí)模塊的vhdl程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ddzt is port(clk,ss:in std_logic; ddbz:in std_logic; ddjfbz:out std_logic; ddsj:out std_logic_vector(7 downto 0);end entity ddzt;architecture one of ddzt isbegin process(clk,ss

17、,ddbz) variable q1,q0: std_logic_vector(3 downto 0); begin if ss=0 then q1:=0000;q0:=0000;ddjfbz0 or q03) then ddjfbz=1; end if; end if; end if; ddsj(7 downto 4)=q1;ddsj(3 downto 0)0); sout:=(others=0); for i in 0 to 1 loop -0-1的循環(huán) sa(i) := (0 & ain(i*4+3 downto i*4)+(0 & bin(i*4+3 downto i*4)+(0000

18、 & ci(i); if (sa(i)(4)=1) or (sa(i)(3 downto 0)9) then sb(i) := sa(i) + 00110; else sb(i) := sa(i); end if; ci(i+1) := sb(i)(4); sout(i*4+4 downto i*4):=sb(i); end loop; return sout;end function bcd_add8;end;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use work.packexp1.a

19、ll;entity jf is port( ss:in std_logic; -開始/停止信號,低電平停止，高電平開始 dn:in std_logic; -白天黑夜控制，高電平夜間，低電平白天 lc:in std_logic_vector(7 downto 0); - 路程 ddsj:in std_logic_vector(7 downto 0); -等待時(shí)間 lcjfbz:in std_logic; -路程計(jì)費(fèi)標(biāo)志 ddjfbz:in std_logic; -等待計(jì)費(fèi)標(biāo)志，高電平時(shí)等待開始計(jì)費(fèi)，低電平不計(jì)費(fèi) fy:out std_logic_vector(7 downto 0); -總費(fèi)用e

20、nd entity jf;architecture one of jf is begin - 討論白天/黑夜？路程計(jì)費(fèi)？等待計(jì)費(fèi)？ process(ss,dn,lc,ddsj,ddjfbz,lcjfbz) variable fy1 :std_logic_vector(11 downto 0); begin if ss=0 then fy1:=000000000000; elsif dn=0 then -白天時(shí) if lcjfbz=0 then -起始價(jià) fy1(11 downto 4):=(others=0); -9 fy1(3 downto 0):=1001; else -加收路程費(fèi) fy1

21、:=bcd_add8(lc,lc); fy1:=bcd_add8(fy1,lc); -多一個(gè)脈沖加收3，則變成lc*3 end if; elsif lcjfbz=0 then -起始價(jià) fy1(11 downto 5):=(others=0); fy1(4 downto 0):=10010; -12 else fy1:=bcd_add8(lc,lc); fy1:=bcd_add8(fy1,lc); fy1:=bcd_add8(fy1,lc); -每一個(gè)脈沖加收4，則變成lc*4 end if; if dn=0 then -白天時(shí) if ddjfbz=0 then -未到等待收費(fèi)時(shí)間 fy1:=

22、fy1; -不加收 else -加收路程費(fèi) fy1:=bcd_add8(fy1,ddsj); fy1:=bcd_add8(fy1,ddsj); -一超過等待收費(fèi)時(shí)間，就立即加收等待時(shí)的每個(gè)脈沖加2 end if; elsif ddjfbz=0 then -未到等待收費(fèi)時(shí)間 fy1:=fy1; -不加收 else -加收路程費(fèi) fy1:=bcd_add8(fy1,ddsj); -一超過等待收費(fèi)時(shí)間，就立即加收等待時(shí)的每個(gè)脈沖加1 end if; fydout1dout1dout1dout1dout1dout1dout1dout1dout1dout1dout1dout0dout0dout0dout

23、0dout0dout0dout0dout0dout0dout0dout0=0000000;end case;end process;end one;4.5.3數(shù)碼管顯示模塊的仿真結(jié)果：3.2.1數(shù)碼管顯示模塊仿真圖4.6控制模塊：4.6.1控制模塊的框圖： 圖3.2.2控制模塊圖控制模塊用于對數(shù)碼管里程、時(shí)間、費(fèi)用顯示的選擇，起到位選的作用，實(shí)現(xiàn)了數(shù)碼管動態(tài)顯示，節(jié)省了芯片的資源。4.6.2控制模塊的vhdl程序：(1)sel1模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity se

24、l1 is port(clk1:in std_logic; s1:out std_logic_vector(1 downto 0);end sel1;architecture sel_arc of sel1 isbegin process(clk1) variable cnt:std_logic_vector(1 downto 0);begin if clk1event and clk1=1 then if cnt=10 then cnt:=00; else cnt:=cnt+1; end if; end if;s1s2s2s2s2=zzz;end case;end process;end b

25、bb_arc;4.6.3控制模塊的仿真結(jié)果：(1)sel1模塊(2)sel2模塊從波形圖可以看出當(dāng)片選信號是00時(shí)，輸出選擇記程輸出。當(dāng)片選信號是01時(shí)，輸出選擇記費(fèi)輸出。當(dāng)片選信號是10時(shí)，輸出選擇等到時(shí)間輸出。5.頂層模塊設(shè)計(jì)，仿真結(jié)果各模塊設(shè)計(jì)仿真實(shí)現(xiàn)后，可分別創(chuàng)建成元件符號。頂層就是將各分模塊用vhdl語言或者是圖形方法連接起來，便可實(shí)現(xiàn)系統(tǒng)電路。5.1頂層模塊的vhdl程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;enti

26、ty czc isport(clk,wr,ss,dn:in std_logic; dnpd:out std_logic; shuc1,shuc0:out std_logic_vector(6 downto 0); weix:out std_logic_vector(2 downto 0);end entity czc;architecture one of czc iscomponent bzport(aj:in std_logic; bz:out std_logic);end component;component pulse port(clk0:in std_logic; fout:out

27、 std_logic);end component;component ddzt port(clk,ss:in std_logic; ddbz:in std_logic; ddjfbz:out std_logic; ddsj:out std_logic_vector(7 downto 0);end component;component jcport(clks,ss,wr:in std_logic; lc:buffer std_logic_vector(7 downto 0);end component;component lcjfbzport(ss:in std_logic; lc:in s

28、td_logic_vector(7 downto 0); lcjfbz:out std_logic); end component;component jf port( ss:in std_logic; dn:in std_logic; lc:in std_logic_vector(7 downto 0); ddsj:in std_logic_vector(7 downto 0); lcjfbz:in std_logic; ddjfbz:in std_logic; fy:out std_logic_vector(7 downto 0); end component;component ymqp

29、ort(din:in std_logic_vector(7 downto 0); dout1:out std_logic_vector(6 downto 0); dout0:out std_logic_vector(6 downto 0);end component;component xzscport(jc,jf,wt:in std_logic_vector(7 downto 0);sel:in std_logic_vector(1 downto 0);q:out std_logic_vector(7 downto 0);end component;component sel1port(cl

30、k1:in std_logic;s1:out std_logic_vector(1 downto 0);end component;component sel2port(sel2:in std_logic_vector(1 downto 0);s2:out std_logic_vector(2 downto 0);end component;signal a,b,c,d,e,f,i,j,m,n:std_logic;signal x,y,z,w:std_logic_vector(7 downto 0);signal k:std_logic_vector(1 downto 0); begindnp

31、ddn,bz=a);u2:bz port map(aj=ss,bz=b);u3:bz port map(aj=wr,bz=c);u4:pulse port map(clk0=clk,fout=d);u5:pulse port map(clk0=d,fout=i);u6:pulse port map(clk0=i,fout=j);u7:pulse port map(clk0=j,fout=m);u8:pulse port map(clk0=m,fout=n);u9:jc port map(clks=n,ss=b,wr=c,lc=z);u10:ddzt port map(clk=n,ss=b,dd

32、bz=c,ddjfbz=f,ddsj=y);u11:lcjfbz port map(ss=b,lc=z,lcjfbz=e);u12:jf port map(ss=b,dn=a,lc=z,ddsj=y,lcjfbz=e,ddjfbz=f,fy=x);u13:xzsc port map(jf=x,jc=z,wt=y,sel=k,q=w);u14:sel1 port map(clk1=j,s1=k);u15:sel2 port map(sel2=k,s2=weix);u16:ymq port map(din=w,dout1=shuc1,dout0=shuc0);end architecture on

33、e;5.2波形仿真圖3.2.3波形仿真圖第六章 總體設(shè)計(jì)電路圖第七章 心得體會經(jīng)過將近三周的課程設(shè)計(jì)在今天終于落下了一個(gè)句號。在這三周中，我們小組遇到過許許多多的問題和困難，但是在大家的努力下把這些困難都一一克服了，在歷經(jīng)重重困難后終于做好了本次課程設(shè)計(jì)，這對我們來說就是一種進(jìn)步，一種成長。在開始做課題的時(shí)候，我們幾個(gè)什么都不會，不會仿真，不會接線，甚至軟件都不會，但是我們沒有放棄，不會就先看書，我們從圖書館借了3本相關(guān)的書，從最簡單的看起，慢慢學(xué)，一點(diǎn)點(diǎn)積累，慢慢的我們學(xué)會了做仿真圖，學(xué)會了用軟件，學(xué)會了接下，從這件事悟出了道理，就是你只要去學(xué)，就一定可以成功。 從這次的課程設(shè)計(jì)中，我真真正正的意識到，在以后的學(xué)習(xí)中，要理論聯(lián)系實(shí)際，把我們所學(xué)的理論知識用到實(shí)際當(dāng)中，因?yàn)樵谝院蠊ぷ髦幸彩?，只有把理論和?shí)際相結(jié)合，才能的實(shí)現(xiàn)自我價(jià)