課程設(shè)計(jì)(論文)：基于FPGA的數(shù)字電子鬧鐘設(shè)計(jì)

1、課程設(shè)計(jì)(論文) 題 目 名 稱(chēng) 基于 fpga 的數(shù)字電子鬧鐘設(shè)計(jì) 課 程 名 稱(chēng) 電子系統(tǒng)設(shè)計(jì) 學(xué) 生 姓 名 學(xué) 號(hào) 0741227304 系 、專(zhuān) 業(yè) 信息工程系、07 電子信息工程 指 導(dǎo) 教 師 2010 年 11 月 18 日 邵陽(yáng)學(xué)院課程設(shè)計(jì)（論文）任務(wù)書(shū) 年級(jí)專(zhuān)業(yè)07 電子信息工程學(xué)生姓名學(xué) 號(hào)0741227304 題目名稱(chēng)基于 fpga 的數(shù)字電子鬧鐘設(shè)計(jì)設(shè)計(jì)時(shí)間11.08 至 11.19 課程名稱(chēng)電子系統(tǒng)設(shè)計(jì)課程編號(hào)設(shè)計(jì)地點(diǎn)校內(nèi) 一、課程設(shè)計(jì)（論文）目的 通過(guò)查資料、選方案、設(shè)計(jì)電路、編寫(xiě)程序，調(diào)試程序和撰寫(xiě)設(shè)計(jì)報(bào)告等方式 使學(xué)生得到一次較全面的開(kāi)發(fā)設(shè)計(jì)訓(xùn)練。理論聯(lián)系實(shí)際

2、，培養(yǎng)和提高學(xué)生創(chuàng)新能力， 為后續(xù)課程的學(xué)習(xí)、畢業(yè)設(shè)計(jì)、畢業(yè)后的工作打下基礎(chǔ)。 二、已知技術(shù)參數(shù)和條件 1、設(shè)計(jì)簡(jiǎn)易的一分鐘鬧鐘； 2、可手動(dòng)輸入定時(shí)時(shí)間（ 0-59s），如30s； 3、兩個(gè)動(dòng)態(tài)數(shù)碼管上跟蹤顯示時(shí)間的變化：如 30，29，28到了指定時(shí)間蜂鳴器 發(fā)出5s的提示音； 4、采用2個(gè)動(dòng)態(tài)數(shù)碼管顯示時(shí)間； 5、用蜂鳴器發(fā)出提示音； 6、撥碼開(kāi)關(guān)設(shè)置定時(shí)時(shí)間。 三、任務(wù)和要求 設(shè)計(jì)一個(gè)基于 fpga 的數(shù)字電子鬧鐘，要求： 1、設(shè)計(jì)出硬件電路； 2、設(shè)計(jì)出軟件編程方法，并寫(xiě)出源代碼； 3、用 max-plus 軟件進(jìn)行仿真； 4、論文格式要符合學(xué)院的統(tǒng)一規(guī)定，結(jié)構(gòu)要合符邏輯，表達(dá)要得體

3、。 注：1此表由指導(dǎo)教師填寫(xiě)，經(jīng)系、教研室審批，指導(dǎo)教師、學(xué)生簽字后生效； 2此表 1 式 3 份，學(xué)生、指導(dǎo)教師、教研室各 1 份。 四、參考資料和現(xiàn)有基礎(chǔ)條件（包括實(shí)驗(yàn)室、主要儀器設(shè)備等） 1有 eda 實(shí)驗(yàn)室，max-plus 軟件和 eda 課程設(shè)計(jì)方面的書(shū)籍； 2有電子綜合試驗(yàn)室，擁有 eda，dsp，fpga 等專(zhuān)用開(kāi)發(fā)軟件和仿真下載設(shè)備； 3有學(xué)校購(gòu)買(mǎi)的豐富的電子資源（如中國(guó)知網(wǎng)，萬(wàn)方數(shù)據(jù)庫(kù)等）。 五、進(jìn)度安排 時(shí)間任務(wù) 2010 年 11 月 08 日課程設(shè)計(jì)動(dòng)員 2010 年 11 月 11 日查閱資料,提出設(shè)計(jì)方案 2010 年 11 月 14 日電路設(shè)計(jì)、程序設(shè)計(jì)、系統(tǒng)仿

4、真 2010 年 11 月 17 日撰寫(xiě)課程設(shè)計(jì)論文 2010 年 11 月 19 日仿真結(jié)果驗(yàn)收、答辯、成績(jī)?cè)u(píng)定 六、教研室審批意見(jiàn) 教研室主任（簽字）： 年 月 日 七、主管教學(xué)主任意見(jiàn) 主管主任（簽字）： 年 月 日 八、備注 指導(dǎo)教師（簽字）： 學(xué)生（簽字）： 邵陽(yáng)學(xué)院課程設(shè)計(jì)（論文）評(píng)閱表 學(xué)生姓名 學(xué) 號(hào) 0741227304 系 信息工程系 專(zhuān)業(yè)班級(jí) 07 電子信息工程 題目名稱(chēng) 基于 fpga 的數(shù)字電子鬧鐘設(shè)計(jì) 課程名稱(chēng) 電子系統(tǒng)設(shè)計(jì) 一、學(xué)生自我總結(jié) 通過(guò)這次設(shè)計(jì)，初步對(duì) eda 有一個(gè)新了解。 課程設(shè)計(jì)之初是做了一個(gè)簡(jiǎn)單的培訓(xùn)，關(guān)于軟件和硬件的設(shè)計(jì)，算是入門(mén)訓(xùn)練吧。 通過(guò)

5、前兩天的課程講解，我對(duì)其有了初步的了解。之后就開(kāi)始按照指導(dǎo)書(shū)中的例題就 行練習(xí)，仿真，有進(jìn)一步的掌握后就開(kāi)始了自己的課程設(shè)計(jì)。由于我 c+程序設(shè)計(jì)知 識(shí)不扎實(shí)，所以導(dǎo)致這次軟件設(shè)計(jì)困難重重，也讓我明白了在這個(gè)領(lǐng)域知識(shí)的串聯(lián)是 非常普遍的，學(xué)好學(xué)扎實(shí)是我們必須要做到的要求。 學(xué)生簽名： 年 月 日 二、指導(dǎo)教師評(píng)定 評(píng)分項(xiàng)目平時(shí)成績(jī)報(bào)告格式電路設(shè)計(jì)仿真創(chuàng)新性綜合成績(jī) 權(quán) 重 2020401010 單項(xiàng)成績(jī) 指導(dǎo)教師評(píng)語(yǔ)： 指導(dǎo)教師（簽名）： 年 月 日 注：1、本表是學(xué)生課程設(shè)計(jì)（論文）成績(jī)?cè)u(píng)定的依據(jù)，裝訂在設(shè)計(jì)說(shuō)明書(shū)（或論文）的“任務(wù)書(shū)”頁(yè)后面； 2、表中的“評(píng)分項(xiàng)目”及“權(quán)重”根據(jù)各系的考核

6、細(xì)則和評(píng)分標(biāo)準(zhǔn)確定。 目錄 摘 要.i 第第 1 章章 設(shè)計(jì)方案設(shè)計(jì)方案.2 1.1 vhdl 簡(jiǎn)介.2 1.2 設(shè)計(jì)思路.3 第第 2 章章 模塊介紹模塊介紹.4 2.1 計(jì)時(shí)模塊.4 2.2 數(shù)碼顯示模塊.4 2.3 報(bào)警模塊.4 2.4 頂層模塊.4 第第 3 章章 verilog hdl 設(shè)計(jì)源程序設(shè)計(jì)源程序.5 3.1 計(jì)時(shí)模塊程序.5 3.2 數(shù)碼顯示模塊程序.6 3.3 報(bào)警模塊程序.8 3.4 頂層模塊程序. 9 第第 4 章章 波形仿真圖波形仿真圖.10 4.1 計(jì)時(shí)模塊波形仿真圖.10 4.2 報(bào)警模塊波形仿真圖.10 4.3 頂層模塊波形仿真圖.10 第第 5 章章 管腳

7、鎖定及硬件連線管腳鎖定及硬件連線.11 5.1 管腳鎖定.11 5.2 引線說(shuō)明.11 第第 6 章章 總結(jié)總結(jié).12 參考文獻(xiàn)參考文獻(xiàn).13 致謝致謝.14 第一章 設(shè)計(jì)方案 1.1 vhdl 簡(jiǎn)介 數(shù)字電路主要是基于兩個(gè)信號(hào)（我們可以簡(jiǎn)單的說(shuō)是有電壓和無(wú)電壓），用數(shù)字信號(hào) 完成對(duì)數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路我們稱(chēng)之為數(shù)字電路，它具有邏輯運(yùn)算和邏 輯處理等功能，數(shù)字電路可分為組合邏輯電路和時(shí)序邏輯電路。 eda 技術(shù)，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng) 邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi) 發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件

8、，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng) 到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、 邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作， 最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)。 利用 eda 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)： 用軟件的方式設(shè) 計(jì)硬件； 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成 的； 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真； 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)； 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，eda 技術(shù) 是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 eda 技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系

9、統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助 設(shè)計(jì)(computer assist design，簡(jiǎn)稱(chēng) cad)、計(jì)算機(jī)輔助工程設(shè)計(jì)(computer assist engineering design，簡(jiǎn)稱(chēng) cae)和電子設(shè)計(jì)自動(dòng)化(electronic design automation，簡(jiǎn) 稱(chēng) eda)三個(gè)發(fā)展階段。 常用的硬件描述語(yǔ)言有 vhdl、verilog、abel。 1 eda技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展應(yīng)運(yùn)而生的一種高級(jí)、快速、 有效的電子設(shè)計(jì)自動(dòng)化工具。它是為解決自動(dòng)控制系統(tǒng)設(shè)計(jì)而提出的，從70年代經(jīng)歷了計(jì) 算機(jī)輔助設(shè)計(jì)（ cad），計(jì)算機(jī)輔助工程（ cae），電子系統(tǒng)設(shè)計(jì)自

10、動(dòng)化（ esda）3個(gè)階 段。前兩個(gè)階段的eda產(chǎn)品都只是個(gè)別或部分的解決了電子產(chǎn)品設(shè)計(jì)中的工程問(wèn)題；第三 代eda工具根據(jù)工程設(shè)計(jì)中的瓶頸和矛盾對(duì)設(shè)計(jì)數(shù)據(jù)庫(kù)實(shí)現(xiàn)了統(tǒng)一管理，并提出了并行設(shè) 計(jì)環(huán)境概念，提供了獨(dú)立于工藝和廠家的系統(tǒng)級(jí)的設(shè)計(jì)工具。eda關(guān)鍵技術(shù)之一就 是采用 硬件描述語(yǔ)言對(duì)硬件電路進(jìn)行描述，且具有系統(tǒng)級(jí)仿真和綜合能力。目前應(yīng)用比較廣泛的 硬件描述語(yǔ)言就是verilog hdl。 2 verilog hdl簡(jiǎn)介 verilog hdl是目前大規(guī)模集成電路設(shè)計(jì)中最具代表性、使用最廣泛的硬件描述語(yǔ)言之一。 具有如下特點(diǎn)： （1）能夠在不同的抽象層次上，如系統(tǒng)級(jí)、行為級(jí)、rtl級(jí)、門(mén)級(jí)和

11、開(kāi)關(guān)級(jí)，對(duì)設(shè)計(jì) 系 統(tǒng)進(jìn)行精確而簡(jiǎn)練的描述。 （2）能夠在每個(gè)抽象層次的描述上對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)及時(shí)發(fā)現(xiàn)可能存在的 錯(cuò)誤，縮短設(shè)計(jì)周期，并保存整個(gè)設(shè)計(jì)過(guò)程的正確性。 （3）由于代碼描述與工藝過(guò)程實(shí)現(xiàn)無(wú)關(guān)，便于設(shè)計(jì)標(biāo)準(zhǔn)化，提高設(shè)計(jì)的可重用性。如國(guó) 有c語(yǔ)言的編程基礎(chǔ)經(jīng)驗(yàn)，只需很短的時(shí)間就能學(xué)會(huì)和掌握verilog hdl，因此， verilog hdl可以作為學(xué)習(xí)hdl設(shè)計(jì)方法的入門(mén)和基礎(chǔ)。 1.2 設(shè)計(jì)思路 1 設(shè)計(jì)要求 1、設(shè)計(jì)簡(jiǎn)易的一分鐘鬧鐘； 2、可手動(dòng)輸入定時(shí)時(shí)間（ 059s），如30s； 3、兩個(gè)動(dòng)態(tài)數(shù)碼管上跟蹤顯示時(shí)間的變化：如 30，29，28到了指定時(shí)間蜂鳴器 發(fā)出5

12、s的提示音； 4、采用2個(gè)動(dòng)態(tài)數(shù)碼管顯示時(shí)間； 5、用蜂鳴器發(fā)出提示音； 6、撥碼開(kāi)關(guān)設(shè)置定時(shí)時(shí)間。 2 設(shè)計(jì)思路 根據(jù)上述的設(shè)計(jì)要求，整個(gè)系統(tǒng)大致包括如下幾個(gè)組成部分：它包括以下幾個(gè)組成部 分：1、 顯示屏，由2個(gè)七段動(dòng)態(tài)數(shù)碼管組成，用于顯示當(dāng)前設(shè)置的鬧鐘時(shí)間并進(jìn)行跟蹤 顯示；2、 6個(gè)撥碼開(kāi)關(guān)，用于輸入鬧鐘時(shí)間； 3)復(fù)位鍵，確定新的鬧鐘時(shí)間設(shè)置， 或顯 示已設(shè)置的鬧鐘時(shí)間； 4)蜂鳴器，在當(dāng)前時(shí)鐘時(shí)間與鬧鐘時(shí)間相同時(shí)，發(fā)出報(bào)警聲。 第二章 模塊介紹 2.1 計(jì)時(shí)模塊 此模塊共有 6 個(gè)撥碼開(kāi)關(guān)作為輸入信號(hào)，當(dāng)開(kāi)關(guān)無(wú)輸入時(shí)，都處于低電平狀態(tài)， d5、d4、d3、d2、d1 和 d0 是并行

13、數(shù)據(jù)輸入端，crn 是異步復(fù)位輸入端，ldn 是預(yù)置控制輸入端。當(dāng)開(kāi)關(guān)有輸入時(shí)，會(huì)產(chǎn)生一個(gè)六位的二進(jìn)制輸出信號(hào) num，此 信號(hào)表示動(dòng)作的開(kāi)關(guān)序號(hào)，它是作為動(dòng)態(tài)顯示模塊的輸入信號(hào)。 2.2 數(shù)碼顯示模塊 這個(gè)模塊有兩個(gè)輸入信號(hào)和兩個(gè)輸出信號(hào)。其中一個(gè)是信號(hào)輸入模塊的輸出 num 作為輸入，另外一個(gè)是時(shí)鐘輸入端，作為掃描數(shù)碼管的頻率信號(hào)，采用 1024hz 的中高頻信號(hào)。輸出信號(hào)為 ss0、ss1、ss2，是動(dòng)態(tài)數(shù)碼管的片選段。 2.3 報(bào)警模塊 報(bào)警模塊共有兩個(gè)輸入信號(hào) et 和 clk1，一個(gè)輸出信號(hào) cout。當(dāng)從信號(hào)輸入 模塊檢測(cè)到有開(kāi)關(guān)輸入時(shí)，et 信號(hào)已置 1，clk 上升沿到來(lái)時(shí)，

14、程序?qū)?cout 置 1，蜂鳴器發(fā)出時(shí)間為 10s 的報(bào)警信號(hào)，時(shí)間到達(dá)后，跳出循環(huán)，蜂鳴器停止報(bào)警。 2.4 頂層模塊 頂層模塊的作用是將各個(gè)模塊組合到一起，從而實(shí)現(xiàn)最終的功能。其輸入即為 各個(gè)模塊的輸入，一個(gè)時(shí)鐘信號(hào)，還有 6 個(gè)撥碼開(kāi)關(guān)的輸入，其輸出為數(shù)碼管顯示 和報(bào)警器。 第三章 verilog hdl 設(shè)計(jì)源程序 3.1 計(jì)時(shí)模塊程序 module counter(ldn,d5,d4,d3,d2,d1,d0,clk,crn,q,oc); input ldn,d5,d4,d3,d2,d1,d0,clk,crn; output5:0 q; output oc; reg oc; reg5:

15、0 q; reg5:0 q_temp; reg3:0 num; always(posedge clk or negedge crn) begin if(crn) q_temp=6b000000; else if(ldn) begin q_temp=d5,d4,d3,d2,d1,d0; num=4b0000; end else if(q_temp6b000000) begin if(num=4b0000) num=num+1; else num=4b0001; if(num=4b1000) q_temp=q_temp-1; end else q_temp=6b000000; end always

16、 begin if(q_temp=6b000000 else oc=1b0; q=q_temp; end endmodule 3.2 數(shù)碼顯示模塊程序 module showtime(a,q,clkm,ss0,ss1,ss2); input5:0 a; input clkm; output6:0 q; output ss0,ss1,ss2; reg6:0 q; reg ss0,ss1,ss2; reg m; reg5:0 b; reg5:0 c; always(posedge clkm) begin m=m+1; end always begin if(ab001001 c=5; end el

17、se if(a=b111100) begin b=0; c=6; end if(m=b1) begin ss0=1;ss1=0;ss2=0; case(b) b000000:q=b0111111; b000001:q=b0000110; b000010:q=b1011011; b000011:q=b1001111; b000100:q=b1100110; b000101:q=b1101101; b000110:q=b1111101; b000111:q=b0000111; b001000:q=b1111111; b001001:q=b1101111; default:q=b0111111; e

18、ndcase end else if(m=b0) begin ss0=0;ss1=0;ss2=0; case(c) b000000:q=b0111111; b000001:q=b0000110; b000010:q=b1011011; b000011:q=b1001111; b000100:q=b1100110; b000101:q=b1101101; b000110:q=b1111101; default:q=b0111111; endcase end end endmodule 3.3 報(bào)警模塊程序 module speaker(clk1,et,cout); input clk1,et;

19、output cout; reg cout; reg5:0 temp; always(posedge clk1) begin if(et) temp=6b000000; else if(temp=6b000000) temp=temp+1; else temp=6b101001; end always begin if(tempchip=timer;input pin=75 clkmchip=timer:input pin=83 clk1 chip=timer;input pin=85 cout chip=timer;output pin=38 crn chip=timer;input pin

20、=39 do chip=timer;input pin=53 d1 chip=timer;input pin=47 d2 chip=timer;input pin=46 d3 chip=timer;input pin=45 d4 chip=timer;input pin=44 d5 chip=timer;input pin=41 ldn chip=timer;input pin=40 led0 chip=timer;output pin=173 led1 chip=timer;output pin=174 led2 chip=timer;output pin=175 led3 chip=timer;output pin=176 led4 chip=ti