基于FPGA的交通燈控制器設計

1、基于fpga的交通燈控制器設計摘 要超高速硬件描述語言vhdl，是對數字系統(tǒng)進行抽象的行為與功能描述到具體的內部線路結構描述，利用eda工具可以在電子設計的各個階段、各個層系進行計算機模擬驗證，保證設計過程的正確性，可大大降低設計成本，縮短設計周期。本文介紹的數字秒表設計，利用基于vhdl的eda設計工具，采用大規(guī)?？删幊踢壿嬈骷pga，通過設計芯片來實現(xiàn)系統(tǒng)功能。交通燈控制系統(tǒng)可以實現(xiàn)路口紅綠燈的自動控制?；趂pga設計的交通燈控制系統(tǒng)具有電路簡單、可靠性強、實時快速擦寫、運算速度高、故障率低、可靠性高,而且體積小的特點。本設計采用altera公司cyclone系列的eplc3t1444

2、c8芯片，在quartus ii軟件平臺上使用vhdl語言，采用自頂向下的設計方法對系統(tǒng)進行了模塊化設計和綜合，并進行了仿真。該系統(tǒng)可實現(xiàn)十字路口紅綠燈及左轉彎控制和倒計時顯示，仿真結果結果表明系統(tǒng)能夠自動控制交通燈轉變。關鍵詞：vhdl，交通燈，edathe light controller based on fpga designabstractwith the development of the economy, microelectronic technology, computer technology and the automatic theory are developed

3、rapidly. its application is becoming more and more widely. but the traffic light as an important traffic，it also has developed quickly with the improving requirement of the people.on all the system of the traffic light, the system of traffic control which designed based on fpga is received by more a

4、nd more people.the system of traffic control can realize the automatic control of traffic light in a intersection. the system of traffic control which designed based on fpga has many characteristics such as simple circuit, reliable operation, toerase function quickly with real-time applications, hig

5、h speed, high reliability, low failure rate, and small volume. by using the platform of software design system quartus ii and the form of the vhdl language, we simulate the system by using eplc3t1444c8 mars device and the result show that the download system can automatically control the traffic lig

6、hts. key words: vhdl，traffic light，eda目 錄前言1第1章 fpga概述21.1 fpga的簡介21.2 fpga的應用2第2章 vhdl硬件描述語言32.1 vhdl程序基本結構32.1.1 實體32.1.2 結構體42.1.3 庫42.2 vhdl語言42.2.1 vhdl文字規(guī)則42.2.2 vhdl數據對象42.2.3 vhdl數據類型52.2.4 vhdl 順序語句52.2.5 vhdl并行語句5第3章 系統(tǒng)設計與仿真63.1 系統(tǒng)介紹63.1.1 設計任務63.1.2 設計要求63.2 系統(tǒng)設計仿真73.2.1 頂層框圖的設計73.2.2 時序狀

7、態(tài)圖的設計73.2.3 工程設計流程框圖：83.2.4 芯片的選擇83.2.5 各個模塊的設計與仿真8結 論23謝 辭24參考文獻25附 錄26外文資料翻譯28前言當今社會是數字化的社會，是數字集成電路廣泛應用的社會。數字集成電路本身在不斷進行更新?lián)Q代，隨著微電子技術的發(fā)展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統(tǒng)設計師更愿意自己設計專業(yè)集成電路（asic）芯片，而且希望設計周期盡可能短，最好在實驗室里就能設計出合適的asic芯片，并且立即投入實際應用之中，因而出現(xiàn)了現(xiàn)場可編程器件（fpld）。現(xiàn)場可編程門陣列（fpga）即屬其中應用最廣泛的一種。隨著電子技術的發(fā)展，特別是

8、大規(guī)模集成電路和計算機技術的研制和發(fā)展，讓電子產品設計有了更好的應用市場，實現(xiàn)方法也有了更多的選擇，而電子電路的設計卻變得越來越復雜，使用“語言”進行電子設計已成為一種趨勢。現(xiàn)代電子系統(tǒng)設計方法是設計師自己設計芯片來實現(xiàn)電子系統(tǒng)的功能，將傳統(tǒng)的固件選用及電路板設計工作放在芯片設計中進行。在這些專業(yè)化軟件中，eda(electronic design automation)具有一定的代表性，eda技術是一種基于芯片的現(xiàn)代電子系統(tǒng)設計方法?；趀da技術的現(xiàn)場可編程門陣列(fpga)電 (asic) ，在數字系統(tǒng)設計和控制電路中越來越受到重視。vhdl語言是電子設計的主流硬件描述語言,它更適合進行

9、行為描述,這種方式使得設計者專注于電路功能的設計，而不必過多地考慮具體的硬件結構。基于eda技術的現(xiàn)場可編程門陣列(fpga)電路,提出現(xiàn)場可編程門陣列(fpga)是近年來迅速發(fā)展的大規(guī)?？删幊虒Ｓ眉呻娐?asic),在數字系統(tǒng)設計和控制電路中越來越受到重視。vhdl語言是電子設計的主流硬件描述語言,它更適合進行行為描述,這種方式使得設計者專注于電路功能的設計,而不必過多地考慮具體的硬件結構。第1章 fpga概述1.1 fpga的簡介fpga（fieldprogrammable gate array），即現(xiàn)場可編程門陣列，它是在可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路領域中的

10、一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。目前以硬件描述語言所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至 fpga 上進行測試，是現(xiàn)代 ic 設計驗證的技術主流。1.2 fpga的應用 fpga的應用可分為三個層面：電路設計，產品設計，系統(tǒng)設計。電路設計連接邏輯，控制邏輯是fpga早期發(fā)揮作用比較大的領域也是fpga應用的基石。事實上在電路設計中應用fpga要求開發(fā)者要具備相應的硬件知識（電路知識）和軟件應用能力（開發(fā)工具）。 產品設計把相對成熟的技術應用到某些特定領域開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產品。這方面主要是fpga技

11、術和專業(yè)技術的結合問題，重點在性能， fpga技術在這個領域是一個實現(xiàn)手段，fpga因為具備接口，控制，功能ip，內嵌cpu等特點有條件實現(xiàn)一個構造簡單，固化程度高，功能全面的系統(tǒng)產品設計。系統(tǒng)級應用系統(tǒng)級的應用是fpga與傳統(tǒng)的計算機技術結合，實現(xiàn)一種fpga版的計算機系統(tǒng)如用xilinxv-4, v-5系列的fpga，實現(xiàn)內嵌powerpccpu, 然后再配合各種外圍功能，這個平臺上跑linix等系統(tǒng)這個系統(tǒng)也就支持各種標準外設和功能接口了，這對于快速構成fpga大型系統(tǒng)來講是很有幫助的。第2章 vhdl硬件描述語言2.1 vhdl程序基本結構 一個相對完整的vhdl程序通常包含實體、結構

12、體、配置、程序包和庫5個部分。程序模板如下：library library name;use library name.package name.all;entity entity name is generic ( parameter name :string:=default value; parameter name :integer:=default value); port ( input name,input name: in std-logic; input vector name:in std_logic_vector( high downto low); output nam

13、e ,output name:out std_logic);end entity name; architecture a of entity name is signal signal name:std_logic;begin -process statement (optional): -generate statement (optional) end a; 2.1.1 實體實體一般用來描述所設計的系統(tǒng)的外部接口信號，是可視部分；其中最重要的部分是端口說明。端口說明語句是對于一個設計實體界面的說明。端口名是賦予每個系統(tǒng)引腳的名稱。一個實體通常有一個或多個端口，端口類似于原理圖部件符合上的

14、管腳。實體與外界交流的信息必須通過端口通道流入或流出。ieee 1064標準包中定義了四種端口模式，其功能及符號分別是in、out、inout、buffer、linkage。 2.1.2 結構體結構體用于描述系統(tǒng)內部的結構和行為，建立輸入輸出之間的關系。在一個實體中，可以含有一個或一個以上的結構體，而在每一個結構體中又可以含有一個或多個進程以及其他的語句。其中，實體名必須是被設計的實體的名字。結構體中的說明語句是對結構體的功能描述語句中將要用到的信號、數據類型、常數、元件、函數和過程等加以說明的語句。結構體包含兩類語句：并行語句和順序語句。在process中的語句是順序執(zhí)行的，當process

15、所帶的敏感信號發(fā)生變化時，process中的語句就會執(zhí)行一遍。2.1.3 庫 庫使用說明用于打開（調用）本設計實體將要用到的庫，庫是專門存放預編譯程序包的地方。ieee庫：在ieee庫中有一個std_logic的包，它是ieee正式認可的包。std庫：std庫是vhdl的標準庫，在庫中有名為standard的包。在使用庫之前，一定要進行庫說明，庫的說明總是放在設計單元的前面。 2.2 vhdl語言2.2.1 vhdl文字規(guī)則vhdl文字主要包括數值和標識符。數值型文字主要有數字型、字符串型和位串型。數字型文字有：整數文字（十進制數）、實數文字（十進制數，必須帶有小數點）、以數字基數表示的文字。

16、字符串型文字有：文字字符串、數位字符串、標識符。2.2.2 vhdl數據對象在vhdl中，數據對象類似于一種容器，接受不同數據類型的賦值。數據對象有3種：即常量、信號、變量。常量是固定值，不能在程序中被改變。變量時一個局部量，是一個臨時數據，沒有物理意義。它只能在process和function中定義，必須在進程和子程序的說明性區(qū)域說明,并只在其內部有效。信號是描述硬件系統(tǒng)的基本數據對象，代表連接線，port也是一種信號。2.2.3 vhdl數據類型vhdl是一種強類型語言，要求設計實體中的每一個常數、信號、變量、函數以及設定的各種參量都必須具有確定的數據類型，并且只有相同的數據類型的量才能互

17、相傳遞和作用。vhdl 的基本類型有：bit(位)、bit-vector(位矢量)、boolean、time、character、string、integer 、real。 2.2.4 vhdl 順序語句vhdl有如下六類基本順序語句 ：賦值語句、流程控制語句、等待語句、子程序調用語句、返回語句、空操作語句。賦值語句有信號賦值語句和變量賦值語句兩種。流程控制語句共有五種：if語句、case語句、loop語句、next語句、exit語句。if語句根據條件句產生的判斷結果：true 或 false，有條件地選擇執(zhí)行其后的順序語句。 case語句根據滿足的條件直接選擇多項順序語句中的一項執(zhí)行?？詹僮?/p>

18、語句不完成任何操作，它常用于case語句中，利用它來表示所余的不用條件下的操作行為滿足所有可能的條件。2.2.5 vhdl并行語句結構體中的并行語句主要有七種：并行信號賦值語句、進程語句、塊語句 、條件信號賦值語句、元件例化語句（其中包括類屬配置語句 ）生成語句、并行過程調用語句。第3章 系統(tǒng)設計與仿真3.1 系統(tǒng)介紹交通燈控制器用于自動控制十字路口交通燈和計時器，指揮各種車輛和行人安全通行。3.1.1 設計任務設計一個十字路口交通控制器，方向分為東南西北四個方向。東西方向的紅綠燈狀態(tài)一樣，南北方向的紅綠燈狀態(tài)一樣。每個方向上，有四盞燈，分別是左轉燈、紅燈、綠燈和黃燈。左拐燈亮表示左轉車輛可以

19、通行；紅燈亮表示左轉和直行車輛禁行；綠燈亮表示直行車輛和右轉的車輛可以通行；黃燈亮表示左轉和直行的車輛即將禁行；倒計時顯示器用來顯示允許通行或禁止通行的時間倒計時。3.1.2 設計要求在十字路口東西方向和南北方向各設一組左轉燈、；顯示的順序為：左轉燈綠燈黃燈紅燈。在東西方向和南北方向各設一組倒計時顯示器。倒計時只顯示對應方向上的紅燈倒計時和綠燈倒計時。其余的狀態(tài)不顯示倒計時。左轉燈、紅燈、綠燈和黃燈亮的時間分別是15秒、80秒、45秒、5秒。狀態(tài)表如表3-1所示：表3-1 交通燈狀態(tài)轉換表狀態(tài)s0s1s2s3s4s5東 西 方 向紅紅紅紅 左轉綠黃亮 燈 1545515455南 北 方 向紅

20、左轉綠黃紅紅紅亮2 系統(tǒng)設計仿真對于交通燈控制器，可基于quartus ii 軟件，采用層次化混合輸入方式進行設計，即頂層采用原理圖設計，底層采用vhdl語言設計。3.2.1 頂層框圖的設計頂層原理圖設計可以依據系統(tǒng)框圖進行，有分頻模塊、控制模塊、倒計時模塊、紅綠燈顯示模塊、譯碼模塊、譯碼顯示模塊6六部分組成，如圖3-1 所示：圖3-1 頂層原理圖系統(tǒng)框圖3.2.2 時序狀態(tài)圖的設計圖3-2 交通燈時序狀態(tài)圖3.2.3 工程設計流程框圖：新建工程新建原理圖文件或vhdl文件輸入程序或編輯原理圖編譯，若有錯，修改程序，直至無錯建立波形文件，導入管腳編譯波形文件，查看仿真

21、結果，保存 圖3-3 工程設計流程框圖3.2.4 芯片的選擇在這次畢業(yè)設計中，我們選用的fpga芯片是altera公司的cyclone（颶風）系列的芯片，型號為：ep1c3t144c8。它是基于1.5v的，采用0.13um全銅sram工藝、tqfp封裝，有5980個邏輯單元，2個鎖相環(huán)，20個m4k ram塊，其中每個ram為4kbit，可以另加一位奇偶校驗位。3.2.5 各個模塊的設計與仿真1. 模塊設計該模塊可將頻率為1khz的脈沖波，經過分頻變?yōu)轭l率為1hz的脈沖波，這樣我們就得到了周期為1s的脈沖波。分頻器程序清單如下：library ieee;use ieee.std_logic_1

22、164.all;use ieee.std_logic_unsigned.all;entity fenpinqi isport ( clk1khz:in std_logic; clk1hz:out std_logic);end fenpinqi;architecture a of fenpinqi isbeginprocess( clk1khz )variable q: integer:=0 ; variable r:std_logic:=0;begin if clk1khzevent and clk1khz=1 then if q=512 then r:=not r; q:=0; else q

23、:=q+1; end if;clk1hz=r;end if;end process;end a;分頻器程序仿真結果如圖3-4所示： 圖3-4 分頻器程序仿真結果圖在分頻器程序仿真結果圖中，clk1khz 為輸入脈沖信號，頻率為1khz；clk1hz為輸出脈沖信號，頻率為1hz。從圖中，我們可以看出clk1hz的周期為1s。這表明程序的確把1khz的信號分頻成1hz的信號。2. 模塊設計control模塊可根據clk的脈沖信號輸出s的值，下游模塊根據s的值來決定紅綠燈的狀態(tài)。同時對倒計時的信號賦初值。control模塊程序清單：library ieee;use ieee.std_logic_11

24、64.all;use ieee.std_logic_unsigned.all;entity control isport( clk:in std_logic; s:out std_logic_vector(2 downto 0); loadat,loadbt:out std_logic; at,bt:out integer range 0 to 80);end control;architecture a of control issignal t:integer;begin process(clk) begin if clkevent and clk=1 then loadat=0;load

25、bt=0; if t=0 then s=000; at=80; loadat=1; elsif t=15 then s=001; bt=45; loadbt=1; elsif t=60 then s=010; elsif t=65 then s=011; bt=80; loadbt=1; elsif t=80 then s=100; at=45; loadat=1; elsif t=125 then s=101; end if; t=t+1; end if;if t=130 then t=0; end if; end process;end a;control模塊程序仿真結果如圖3-5所示:

26、圖3-5 control模塊程序仿真結果圖在control模塊程序仿真結果圖中，只有一個輸入信號clk，它是一個頻率為1hz的時鐘脈沖信號，輸出信號有3個分別是s、at、bt。程序中，通過變量t的值來確定輸出信號s的值，并由此確定將要賦得倒計時的初值，然后賦給at，bt。在每次給at，bt賦值時，都會使另一個輸出信號loadat，loadbt變成高電平，從而可以觸發(fā)下一模塊的裝載。3. daojishi模塊設計該模塊用來接收control模塊的輸出作為初值，并進行減一操作，最后把減一得結果輸出。程序里每檢測到一個脈沖clk，就進行一次減一操作。atdaojishi模塊程序清單：library

27、ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity atdaojishi isport ( clk,loadat:in std_logic; atin:in integer range 0 to 80; atout:out integer range 0 to 80);end atdaojishi;architecture a of atdaojishi issignal countat:integer range 0 to 80;beginprocessbeginwait until rising_e

28、dge(clk);if loadat=1 then countat=atin;else countat=countat-1;end if;end process;atout=countat;end a;atdaojishi模塊程序仿真結果如圖3-6所示：圖3-6 atdaojishi模塊程序仿真結果圖 在atdaojishi模塊程序仿真結果圖中，clk為1hz的輸入信號，loadat為at計數器的裝載信號，當loadat為高電平時，將輸入信號atin的值裝載到計數器中，開始執(zhí)行減一操作，每接受一次clk，執(zhí)行一次，并將結果輸出。4. daojishi模塊設計該模塊用來接收control模塊的輸

29、出作為初值，并進行減一操作，最后把減一得結果輸出。程序里每檢測到一個脈沖clk，就進行一次減一操作。btdaojishi模塊程序清單：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity btdaojishi isport ( clk,loadbt:in std_logic; btin:in integer range 0 to 80; btout:out integer range 0 to 80);end btdaojishi;architecture a of btdaojishi

30、issignal countbt:integer range 0 to 80;beginprocessbeginwait until rising_edge(clk);if loadbt=1 then countbt=btin;else countbt=countbt-1;end if;end process;btout b:=01001100;when 001= b:=01000010;when 010= b:=01000001;when 011= b:=11000100;when 100= b:=00100100;when 101= b:=00010100;when others = b:

31、=00000000;end case;lrgy=70 thenaout1=7;aout2=60 then aout1=6;aout2=50 thenaout1=5;aout2=40 thenaout1=4;aout2=30 thenaout1=3;aout2=20 thenaout1=2;aout2=10 thenaout1=1;aout2=0 thenaout1=0;aout2=70 thenbout1=7;bout2=60 then bout1=6;bout2=50 thenbout1=5;bout2=40 thenbout1=4;bout2=30 thenbout1=3;bout2=20

32、 thenbout1=2;bout2=10 thenbout1=1;bout2=0 thenbout1=0;bout2 aout1 aout1 aout1 aout1 aout1 aout1 aout1 aout1 aout1 aout1 aout1 aout2 aout2 aout2 aout2 aout2 aout2 aout2 aout2 aout2 aout2 aout2 bout1 bout1 bout1 bout1 bout1 bout1 bout1 bout1 bout1 bout1 bout1 bout2 bout2 bout2 bout2 bout2 bout2 bout2

33、bout2 bout2 bout2 bout2=00000000 ; end case;end process;end a;譯碼顯示仿真結果如圖3-10所示： 圖3-10 譯碼顯示模塊仿真結果圖在譯碼顯示模塊仿真結果圖中，at1，at2，bt1，bt2為輸入信號，它們的值的范圍為09；aout1，aout2，bout1，bout2為輸出信號，它們的范圍為數字09對應的七位數碼管顯示段碼的值。圖中，輸出信號的值隨著輸入信號的變化而相應的變化。仿真完全正確，符合預期。8. 頂層文件設計交通燈的頂層文件是一個原理圖文件，它包含7個元件，每一個元件均是由一個模塊程序生成。7個元件分別為：fenpinq

34、i模塊、control模塊、main模塊、atdaojishi模塊、btdaojishi模塊、yima模塊和yimaxianshi模塊。這些模塊均經過設計、編譯、仿真，結果正確。最后生成可視化元件。然后將各個模塊用具有電氣性質的導線連接起來，這樣原理圖文件就建好了。保存編譯。在建立一個.vwf波形文件，保存并仿真。原理圖如圖3-11所示：仿真結果如圖3.12所示：實驗證明，仿真結果正確，符合預期。 圖3-11 頂層文件設計原理圖圖3-12 頂層文件波形仿真結果圖在頂層文件波形仿真結果圖中，有一個頻率為1khz輸入信號clk1khz，它是外部的信號對整個系統(tǒng)設計的輸入端口。作為一個脈沖，經過分頻

35、變成頻率為1hz的脈沖，由于1hz的脈沖的周期是1s，所以我們可以用它來控制整個系統(tǒng)的步調，而這個步調與現(xiàn)實生活中交通燈的步調是一致的。1hz的信號經過control模塊的處理，通過計數使s變化為不同的值，s代表的是交通燈時序圖的狀態(tài)，一共有6個狀態(tài)（s0s5）。同時對應不同的s的狀態(tài)賦不同的初值給at，bt。at，bt分別是東西方向和南北方向的倒計時初值。control模塊還有一個功能是提供倒計時模塊的置數的觸發(fā)脈沖。接下來，main模塊直接接受s的值來輸出相應的紅綠燈亮滅狀態(tài)。例如：lrgy的值為01000010，這表明交通燈的亮滅情況為：東西左轉燈滅，東西紅燈亮，東西綠燈滅，東西黃燈滅，

36、南北左轉燈滅，南北紅燈滅，南北綠燈亮，南北黃燈滅。即一一對應。倒計時部分分為兩個模塊：atdaojishi和btdaojishi。兩個模塊分別倒計時東西方向和南北方向。每個倒計時模塊都有相似的端口：clk、loadat、atin、atout和clk、loadbt、btin、btout。我們只舉其中一個為例子：clk為倒計時的時鐘脈沖，當loadat為高電平時，將atin傳遞給atout，clk的上升沿每來一次，atout減一次。此前，時間的值都是整形的，要想將倒計時實時顯示出來，就需要將兩位的整數分解成個位和十位，yima模塊就是這樣的。將一個倒計時分解成兩個一位數，例如將54分解成5和4。然

37、后經過yimaxianshi模塊將對應的數字譯成相應的段碼，例如將5和4譯碼為01101101和01100110。在這個系統(tǒng)設計中，所有的數碼管和二極管均為共陰極顯示。結 論從4月份接到畢業(yè)設計任務到現(xiàn)在，已有兩個月的時間，回想自己在這兩個月的時間里的付出，看著手中這份勞動果實，我真正體會到了收獲的喜悅。在此期間，我在網上搜集一些相關信息，但由于上班時間的限制，我更多的時間是自己研究。同時, 我還和楊軍政一起研究交流，利用回校的一點時間，到圖書館查閱有關資料，最后終于順利完成了此次畢業(yè)論文設計。此次畢業(yè)論文設計讓我了解了gfpa的相關知識,并且加深了對vhdl語言的認識，熟悉了vhdl語言在交

38、通燈中的運用。這也使我將原來所學的知識系統(tǒng)化、理論化、實用化，對如何使用已有知識及獲取相關資料方面的能力又有了提高。設計達到了預定的設計目的，實現(xiàn)了利用現(xiàn)場可編程門陣列(vhdl）自動控制十字路口交通燈和計時器，各交通燈及計時器均按設計任務要求正常運行,指揮各種車輛和行人安全通行。通過這次設計，我還認識到無論做什么，都需要踏實、勤奮、嚴謹的工作態(tài)度,這對我以后的工作產生深遠的影響。謝 辭剛上大學就聽說畢業(yè)時每位學生都要做一份畢業(yè)論文，經過答辯才可以順利畢業(yè)。把大學三年所學的知識綜合到一份論文中，應該是一份很艱巨的任務，但是這也是我們三年學習的一個考驗，畢竟這樣的機會很少。想到這，我便全身心投入

39、到畢業(yè)設計中去。交通燈控制技術是一項專業(yè)技術，它涉及到電氣專業(yè)的諸多課程。通過此次設計我對自己所學基礎理論、專業(yè)知識和基本技能進行了綜合的檢驗。培養(yǎng)了分析與解決實際問題的能力，本文是在指導老師盧老師的悉心指導下完成的，由于工作關系,我更多的是和楊軍政一起討論。在此，我要感謝楊軍政,感謝盧老師,并隊對其他給予幫助的老師們表示我誠摯的謝意，對給予幫助的同學們表示衷心的感激。最后，還要感謝洛陽理工學院的所有老師在這大學期間給我的培養(yǎng)。不僅使我學到了很多新知識，更重要的是，使我建立起了一套完整的科學思考觀，正是有了這樣科學的分析和思考問題的方式，才能使我解決畢業(yè)設計中遇到的一系列問題，同時這在我以后的

40、生活、學習和工作中也將起到舉足輕重的作用。鑒于本人所學知識有限，經驗不足，又是初次研究這種復雜的設計。在此過程中難免存在一些錯誤和不足之處，懇請各位老師給予批評和指正。 參考文獻1 鄒彥,莊嚴. eda.技術與數字系統(tǒng)設計. 北京: 電子工業(yè)出版社,2007.4 2 李輝. pld與數字系統(tǒng)設計. 西安: 西安電子科技大學出版社,2005 3 廖超平. eda技術與vhdl實用教程. 北京: 高等教育出版社,2008.5 4 潘新民. 微型計算機控制技術實用教程. 北京: 電子工業(yè)出版社,2009.7 5 黃仁欣. eda技術實用教程. 北京: 清華大學出版社著,2006.9 6 路明禮. 數

41、字電子技術. 武漢: 武漢理工大學出版社,2008.8 7 李朝青. 單片機原理與接口技術. 北京: 北京航空航天大學出版社,2008 8 潘松,王國棟. vhdl實用教程. 成都: 電子科技大學出版社,1999.129 李國厚. 自動化專業(yè)英語. 北京: 北京大學出版社 中國林業(yè)出版社,2006.110黃智偉. 全國大學生電子設計競賽電路設計. 北京: 北京航空航天大學出版社,200611 楊承毅. 電子技能實訓基礎. 北京: 人民郵電出版社,200512 13 14 王丹,童如松. 電子設計自動化（eda）手冊. 北京: 電子工業(yè)出版社,2005.315 辛春艷. vhdl硬件描述語言.

42、北京: 國防工業(yè)出版社,200216 王建坤. max+plusii入門與提高. 北京: 清華大學出版社,200417 譚會生,張昌凡. eda技術及應用. 西安: 西安電子科技大學出版社,200418 李景華,杜王遠. 可編程邏輯器件與eda技術. 東北大學出版社,2000附 錄1. fpga簡介1.1 fpga工作原理fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個概念，內部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input output block）和內部連線（interconnect）三個部分。1.2 fpga的基本特點1）采用fpga設計asic電路，用戶不需要投片生產，就能得到合用的芯片。 2）fpga可做其它全定制或半定制asic電路的中試樣片。 3）fpga內部有豐富的觸發(fā)器和io引腳。