DRAM學(xué)習(xí)報(bào)告-NEW.doc

1、1 DRAM 簡(jiǎn)介動(dòng)態(tài)存儲(chǔ)器 DRAM （Dynamic Random Access Memory ）利用 MOS 電容來(lái)保存信息，使用時(shí)不斷給電容充電才能使信息保持。 與靜態(tài)存儲(chǔ)器 SRAM 相比， DRAM 的優(yōu)點(diǎn)是：集成度高，功耗小，價(jià)格低，主要用于大容量存儲(chǔ)器； DRAM 的缺點(diǎn)是：速度慢，需要刷新的控制電路。DRAM 分為普通 DRAM 和 SDRAM 。本文介紹的 HM5118165B 系列是屬于普通 DRAM 中的 EDO DRAM 。 它用 EDO 頁(yè)面模式作為高速存取模式。本節(jié)先介紹普通DRAM 的原理和時(shí)序關(guān)系。1.1 DRAM 結(jié)構(gòu)為了減少封裝引腳數(shù)，地址分兩批送至存儲(chǔ)器

2、。先送行地址，后送列地址。DRAM 的結(jié)構(gòu)如下圖所示。D IA0A9輸出行緩存RAS#列時(shí)鐘列時(shí)鐘時(shí)鐘發(fā)生器列地址鎖存器行時(shí)鐘I/O輸出列地址譯碼器控制緩存 Do列CAS#行行時(shí)鐘發(fā)生器地地址址存儲(chǔ)陣列鎖譯寫存碼WE#器器時(shí)鐘發(fā)生器1.2 DRAM 工作方式DRAM 有讀、寫、讀改寫、頁(yè)面和刷新等工作方式。其中 RAS# 1 ，CAS# 與地址 Addr 的關(guān)系必須滿足下面的條件，示意圖如下。1 CAS# 的下沿必須滯后于RAS# 的下沿；2 RAS# 、CAS# 的正負(fù)電平寬度分別應(yīng)大于規(guī)定值；3 行地址對(duì) RAS# 和列地址對(duì) CAS# 均應(yīng)有足夠的地址建立時(shí)間和保持時(shí)間。1 表示該信號(hào)為

3、低電平有效，下同。1twRASHRAS#twRASLtwCASHCAS#twCASLtdRAS_CASt hAdrr_RASthAdrr_CASAddrtSUAdrr_RAStSUAdrr_CAS1.2.1 讀工作方式1 tCRD 是 RAS# 的一個(gè)讀周期時(shí)間；2 讀命令（ WE# ）的建立時(shí)間和保持時(shí)間是相對(duì)于CAS# 的；3 有兩個(gè)讀出時(shí)間：相對(duì)于RAS# 下沿和 CAS# 下沿。RAS#tCRDCAS#WE#tSURD_CASthRD_CASD OUTtaCASthCAStaRASRead Period of DRAM1.2.2寫工作方式1tCWR 是 RAS# 的一個(gè)寫周期時(shí)間；2寫

4、工作方式的特點(diǎn)是 WE# 的下沿早于 CAS# 下沿到來(lái)，這是由于寫入數(shù)據(jù)由寫時(shí)鐘來(lái)鎖存，而寫時(shí)鐘又是列時(shí)鐘和 WE# 0 共同作用產(chǎn)生的；3WE# 0 以及 DIN 的建立時(shí)間和保持時(shí)間都是相對(duì)于CAS# 的下沿而言的；4WE# 的負(fù)電平應(yīng)有足夠的寬度。2RAS#tCWRCAS#tWWRWE#tSUWR_CASthWR_CASD INtSUDIN_CASthDIN_CASWrite Period of DRAM1.2.3 讀改寫工作方式1tCRMW 是 RAS# 的一個(gè)讀改寫周期時(shí)間；2寫工作方式的特點(diǎn)是 WE# 的下沿一定是在 CAS# 0 期間進(jìn)行的， 因此 DIN 的建立時(shí)間和保持時(shí)間

5、都是相對(duì)于WE# 的下沿而言的；3WE# 0 以及 DIN 的建立時(shí)間和保持時(shí)間都是相對(duì)于CAS# 的下沿而言的。RAS#tCRMWCAS#tWWRWE#tdCAS_WE +tsystdRAS_WE +tsysD INtSUDIN_WEthDIN_WED OUTtaCAStaRASRead_Modify Period of DRAM31.2.4頁(yè)面工作方式1地址分批輸入的 DRAM 特有的工作方式；2RAS# 的負(fù)跳變到來(lái)后，行地址鎖存，然后保持RAS# 0。只要在 RAS# 0 期間不斷變化列地址和 CAS# ，便可在行地址不變的情況下對(duì)某一行的所有單元進(jìn)行讀/寫；3 有頁(yè)面讀，頁(yè)面寫，頁(yè)面

6、讀改寫等。RAS#CAS#AddrWE#D OUTPage Read Period of DRAM1.2.5 刷新工作方式DRAM 采用“讀出”方式進(jìn)行刷新。但是存儲(chǔ)器的訪問(wèn)地址是隨機(jī)的，不能保證所有的存儲(chǔ)單元在一定時(shí)間內(nèi)都可以通過(guò)正常的讀寫操作進(jìn)行刷新，因此需要專門予以考慮。在刷新過(guò)程中，只改變行地址，每次刷新一行，依次對(duì)存儲(chǔ)器的每一行進(jìn)行讀出，就可完成對(duì)整個(gè) DRAM 的刷新。DRAM 的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)器、刷新 /訪存裁決、和刷新控制邏輯等。這些都集中在 DRAM 控制器中。2 HM5118165B系列 DRAMHM5118165B 系列是日立公司出品的 1M 16

7、Bit 的 EDO DRAM 。采用先進(jìn) CMOS 技術(shù)實(shí)現(xiàn)高性能和低功耗，用 EDO 頁(yè)面模式作為高速存取模式。作為前面介紹的普通DRAM 中的一類， HM5118165B 具有一些特點(diǎn)。對(duì) CAS# 信號(hào)分為對(duì)數(shù)據(jù)線高 8 位（ UCAS# ）、低 8 位（ LCAS# ）的控制；對(duì)輸出數(shù)據(jù)有 OE# （ output enable ）信號(hào)來(lái)控制是否輸出；刷新周期長(zhǎng)： 16ms/1024 行（ L-version ： 128ms/1024 行）；四種不同的刷新模式。42.1 管腳定義A0-A9RAS#DRAMUCAS#IO0IO15(2M)LCAS#WE#OE#VccVss管腳功能描述如下

8、表所示：Pin NameFunctionA0 A9地址輸入：*行/刷新地址： A0A9*列地址： A0A9IO0 IO9數(shù)據(jù)輸出RAS#行地址選擇UCAS# ，LCAS#列地址選擇WE#讀寫使能OE#輸出使能Vcc電源Vss地線52.2 工作方式真值表其中，根據(jù) twcs 是否大于 0，寫（ write ）工作方式分為： early write 和 delayed write兩種。2.3 時(shí)序圖本節(jié)見“ Datasheet ”。2.3.1 讀工作方式（ Read ）2.3.2 寫工作方式（ Write ）2.3.3 讀改寫工作方式（ Read-Modify-Write）2.3.4 頁(yè)面工作方式

9、（ EDO Page ）62.3.5 刷新工作方式（ Refresh ）3 DRAM 控制器的設(shè)計(jì)DRAM 控制器是為了控制 DRAM 芯片而設(shè)計(jì)的。一般 DRAM 控制器的邏輯圖如下所示，可分為兩部分：上面為地址處理部分，下面為時(shí)序處理部分。AH0AH9AL0AL9LatchColumn AddrMUXAD0AD9LatchMUXRefreshCounterRow AddrRefreshControl CircuitREFREQTiming Generation CircuitWRSynchronizerRDRAS#UCAS#LCAS#WE#OE#ACKArbiter3.1 地址處理地址處理

10、部分接收從地址總線送來(lái)的地址，經(jīng)鎖存器后形成行地址和列地址分時(shí)輸出到 DRAM 芯片。另外為了考慮刷新，刷新計(jì)數(shù)器產(chǎn)生刷新用的行地址。地址處理部分共有兩個(gè)多路開關(guān)，分別用來(lái)選擇行地址的來(lái)源以及分時(shí)輸出行地址和列地址。與此同時(shí)，時(shí)序處理部分輸出 RAS# 或 CAS# （UCAS# ， LCAS# ）信號(hào)向 DRAM 芯片指示此時(shí)輸出的地址是行地址或列地址。73.1 時(shí)序處理RD 、WR 是從外部輸入的讀寫信號(hào)，經(jīng)控制器后產(chǎn)生WE# 信號(hào)控制 DRAM 。RD 、WR 和刷新控制器產(chǎn)生的REFREQ 送到同步器 /裁決器，通過(guò)裁決器決定哪個(gè)信號(hào)送入時(shí)序發(fā)生器。刷新控制器用來(lái)控制兩次刷新的時(shí)間間隔，對(duì)于HM5118165B ，每隔 15.6us 發(fā)出一次刷新請(qǐng)求。ACK 用來(lái)指示讀操作完成情況。DRAM 控制器至少有四個(gè)工作狀態(tài)：閑置狀態(tài)、刷新周期、讀周期和寫周期。而裁決