EDA課程設(shè)計(jì) 籃球球比賽計(jì)分器

1、 課程 設(shè)計(jì)報(bào)告 題目: 籃球比賽記分牌 姓 名: 院 系: 專 業(yè)： 學(xué) 號(hào)： 指導(dǎo)教師: 完成時(shí)間: 日 月 年 籃球比賽記分牌 設(shè)計(jì)題目設(shè)計(jì)一個(gè)籃球比賽記分牌，段譯碼顯示數(shù)碼管，及器件EP1K10TC100-37 用PLD 具體要求如下： 分；1分，進(jìn)球的21、 根據(jù)比賽實(shí)際情況記錄兩隊(duì)得分，罰球進(jìn)的 設(shè)計(jì)要求 分功能；分、22、 記分牌要具有糾錯(cuò)功能，能減1 個(gè)譯碼顯示管輸出比賽的分；利用33、 )和體硬件實(shí)驗(yàn)方案，及實(shí)驗(yàn)結(jié)收上機(jī)設(shè)計(jì)與仿真結(jié)包設(shè)計(jì)方技術(shù)以硬件描述語言來描述系統(tǒng)級(jí)設(shè)計(jì)，采用自頂向下的設(shè)計(jì)方法，并支ED語言具有具有很強(qiáng)的行為描述能力和多層次描述硬件功VHD系統(tǒng)仿真和高層綜

2、合的能力，是系統(tǒng)設(shè)計(jì)領(lǐng)域中使用最多的硬件描述語言之一；具有標(biāo)準(zhǔn)、規(guī)范等優(yōu)勢，在設(shè)計(jì)的各個(gè)階段對(duì)電路系統(tǒng)進(jìn)行仿真和模擬，使設(shè)計(jì)者在系統(tǒng)的設(shè)計(jì)早期就能檢查計(jì)系統(tǒng)的功能，極大的減少了可能發(fā)生的錯(cuò)誤，減少了開發(fā)成本設(shè)計(jì)方案設(shè)計(jì)過個(gè)七段譯位二進(jìn)制全加器，一個(gè)二選一數(shù)據(jù)選擇器觸發(fā)器利用一顯示管組成電路，此電路具有加減、復(fù)位、顯示等功能。能夠滿足比賽的實(shí)際要求評(píng)成 目錄1 課程設(shè)計(jì)題目內(nèi)容與要求 1.1 設(shè)計(jì)內(nèi)容 1.2 具體要求 2系統(tǒng)設(shè)計(jì) 2.1 設(shè)計(jì)思路 2.2 系統(tǒng)原理 3 系統(tǒng)實(shí)現(xiàn) 4 系統(tǒng)仿真 5硬件驗(yàn)證(操作)說明 6 總結(jié) 7參考書目 一、 課程設(shè)計(jì)題目、內(nèi)容與要求 1.1課程設(shè)計(jì)的題目籃球

3、比賽記分牌 ：1.2課程設(shè)計(jì)內(nèi)容： 1、 根據(jù)比賽實(shí)際情況記錄兩隊(duì)得分，罰球進(jìn)的1分，進(jìn)球的2分； 2、 記分牌要具有糾錯(cuò)功能，能減1分、2分功能； 3、 利用3個(gè)譯碼顯示管輸出比賽的分； 二、 系統(tǒng)設(shè)計(jì) 2.1設(shè)計(jì)思路： 籃球比賽記分牌是記錄兩隊(duì)比賽的得分情況，并能夠進(jìn)行糾錯(cuò)功能；根據(jù)系統(tǒng)設(shè)計(jì)的要求，籃球記分牌的電路原理框圖如下： 2.2 系統(tǒng)原理與設(shè)計(jì)說明 系統(tǒng)各個(gè)模塊的功能如下：1、D觸發(fā)器電路模塊實(shí)現(xiàn)翻轉(zhuǎn)功能當(dāng)出錯(cuò)時(shí)，輸出為1，使電路回到上一個(gè)正確的狀態(tài)。 2、4為二進(jìn)制全加器電路模塊實(shí)現(xiàn)加法計(jì)數(shù)功能。 3、移位寄存器電路模塊保存比賽兩隊(duì)得分情況的4個(gè)相鄰狀態(tài)，出錯(cuò)時(shí)將調(diào)用上一個(gè)正確狀

4、態(tài)。 4、二選一數(shù)據(jù)選擇器電路模塊 用來控制移位寄存器 5、 LED數(shù)碼管驅(qū)動(dòng)電路模塊 三、系統(tǒng)實(shí)現(xiàn) 各模塊電路的源程序如下： 1、D觸發(fā)器電路模塊及程序： set輸入(Q=1)，清零應(yīng)該可以用復(fù)位鍵reset吧(Q=0)。 library ieee; use ieee.std_logic_1164.all; entity sync_rsdff is port(d,clk : in std_logic; set : in std_logic; reset: in std_logic; q,qb : out std_logic); end sync_rsdff; architecture rtl

5、_arc of sync_rsdff is begin process(clk) begin if (clkevent and clk=1) then if(set=0 and reset=1) then q=1; qb=0; elsif (set=1 and reset=0) then q=0; qb=1; else q=d; qb=not d; end if; end if; end process; end rtl_arc; 2、 移位寄存器模塊電路及程序： library IEEE; use IEEE.std_logic_1164.all; entity shft_reg is por

6、t ( DIR : in std_logic; CLK : in std_logic; CLR : in std_logic; SET : in std_logic; CE : in std_logic; LOAD : in std_logic; SI : in std_logic; DATA : in std_logic_vector(3 downto 0); data_out : out std_logic_vector(3 downto 0) ); end shft_reg; architecture shft_reg_arch of shft_reg is signal TEMP_da

7、ta_out : std_logic_vector(3 downto 0); begin process(CLK) begin if rising_edge(CLK) then if CE = 1 then if CLR = 1 then TEMP_data_out = elsif SET = 1 then TEMP_data_out = I1; elsif LOAD = 1 then TEMP_data_out = DATA; else if DIR = 1 then TEMP_data_out = SI & TEMP_data_out(3 downto 1); else TEMP_data

8、_out = TEMP_data_out(2 downto 0) & SI; end if; end if; end if; end if; end process; data_out = TEMP_data_out; end architecture; 3、二選一數(shù)據(jù)選擇器電路模塊及程序： entity mux is port(do,d1:in bit; sel:in bit; q:out bit); end mux; architecture a of mux is begin qa1,b=b1,sum=sum1,hcarry=cout1); u2:fulladd PORT MAP(in1

9、=a2,in2=b2,cin=cout1,fsum=sum2,fcarry=cout2); PORT u3:fulladd MAP(in1=a3,in2=b3,cin=cout2,fsum=sum3,fcarry=cout3); PORT u4:fulladd MAP(in1=a4,in2=b4,cin=cout3,fsum=sum4,fcarry=cout4); END add_arc; 5、七段譯碼電路及程序： library ieee; use ieee.std_logic_1164.all; entity deled is port( datain:in std_logic_vecto

10、r(3 downto 0); qout:out std_logic_vector(6 downto 0) ); end deled; architecture func of deled is begin process(datain) begin if datain= elsif datain= elsif datain= 0 then qout=H1101; elsif datain= 1 then qout=I1001; elsif datain= 0 then qout=0011; elsif datain= 1 then qout=A1011; elsif datain= 0 the

11、n qout=A1111; elsif datain= 1 then qout=I0000; elsif datain= 0 then qout=I1111; elsif datain= 1 then qout=I1011; else null; end if; end process; end func; 四、系統(tǒng)仿真 1、D觸發(fā)器電路模塊仿真波形： 、移位寄存器模塊電路仿真波形：2 3、二選一數(shù)據(jù)選擇器電路模塊仿真波形： 4、加法計(jì)數(shù)器的電路模塊仿真波形： 、七段譯碼電路仿真波形：5 五硬件驗(yàn)證說明 這次設(shè)計(jì)采用的硬件電路有芯片EP1K10TC100-3,實(shí)驗(yàn)板上標(biāo)準(zhǔn)時(shí)鐘電路、LED 顯示等， 六、總結(jié) 七、參考書目 1PLD與數(shù)字系統(tǒng)設(shè)計(jì)李輝 西安電子科技大學(xué)出版社 20