第05章中央處理器(2硬布線控制器及PLA控制器)

1、第五章第五章 中央處理器中央處理器nCPUCPU的功能和組成的功能和組成n指令周期指令周期n時序產(chǎn)生器時序產(chǎn)生器n微程序控制器微程序控制器n微程序設(shè)計技術(shù)微程序設(shè)計技術(shù)n硬布線控制器硬布線控制器5.4 5.4 硬布線控制器硬布線控制器( (組合邏輯控制器組合邏輯控制器) )與與PLAPLA控制器控制器5.4.1 5.4.1 組合邏輯控制器的設(shè)計步驟組合邏輯控制器的設(shè)計步驟 1.1.根據(jù)根據(jù)CPUCPU的結(jié)構(gòu)圖寫出每條指令的操作流程圖的結(jié)構(gòu)圖寫出每條指令的操作流程圖并分解成微操作序列。并分解成微操作序列。 2.2.選擇合適的控制方式和控制時序。選擇合適的控制方式和控制時序。 3.3.對微操作流程

2、圖安排時序?qū)ξ⒉僮髁鞒虉D安排時序, ,排出微操作時間表。排出微操作時間表。 4.4.根據(jù)操作時間表寫出微操作的表達(dá)式根據(jù)操作時間表寫出微操作的表達(dá)式, ,即即 微操作微操作= =周期周期* *節(jié)拍節(jié)拍* *脈沖脈沖* *指令碼指令碼* *其它條件其它條件 5.5.根據(jù)微操作的表達(dá)式根據(jù)微操作的表達(dá)式, ,畫出組合邏輯電路。畫出組合邏輯電路。 組合邏輯控制器總框圖見下頁。組合邏輯控制器總框圖見下頁。5.4 5.4 硬布線控制器硬布線控制器( (組合邏輯控制器組合邏輯控制器) )與與PLAPLA控制器控制器5.4.25.4.2 組合邏輯控制器的設(shè)計舉例組合邏輯控制器的設(shè)計舉例CPU結(jié)構(gòu)框圖如下圖所

3、示結(jié)構(gòu)框圖如下圖所示,設(shè)計以下幾條指令的設(shè)計以下幾條指令的組合邏輯控制器組合邏輯控制器:CLA ; 清清ACADD I D ; I=0為直接尋址為直接尋址,即即(AC)+(D) AC I=1為間接尋址為間接尋址,即即(AC)+(D) ACSTA I D ; I=0為直接尋址為直接尋址,即即(AC) D; I=1為間接尋址為間接尋址,即即(AC) (D)LDA I D ; I=0為直接尋址為直接尋址,即即(D) AC; I=1為間接尋址為間接尋址,即即(D) ACJMP I D ; I=0為直接尋址為直接尋址,即即(D) PC; I=1為間接尋址為間接尋址,即即(D) PCALU狀態(tài)寄存器狀態(tài)寄

4、存器PSWACPCAR指令譯碼器指令譯碼器操作控制器操作控制器存儲器存儲器數(shù)據(jù)總線數(shù)據(jù)總線OPIR(AR)+1PC ARMREQR/WDBUS ARDBUS PCCDR ACAC DRDR ALUIRDRDR IRIR(AR) DBUS+_DBUS DRDR DBUSCPU結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖ALU DR操作碼操作碼 地址碼地址碼譯碼器譯碼器硬布線邏輯硬布線邏輯(組合邏輯組合邏輯)PC周期狀態(tài)周期狀態(tài)觸發(fā)器觸發(fā)器節(jié)拍發(fā)生器節(jié)拍發(fā)生器時鐘源時鐘源結(jié)果反結(jié)果反饋信息饋信息M1 M2M3T1T4PIR中斷中斷控制控制邏輯邏輯轉(zhuǎn)移轉(zhuǎn)移地址地址+1RESET中斷信號中斷信號微操作控制命令微操作控制命令組

5、合邏輯控制器總框圖組合邏輯控制器總框圖(2)選同步控制方式選同步控制方式(1) 根據(jù)根據(jù)CPU結(jié)構(gòu)框圖寫出指令的操作流程圖結(jié)構(gòu)框圖寫出指令的操作流程圖:I=1?I=1?I=1?I=1?0 ACM ARM ARM DBUSDBUS PCPC ARM DR DR IRPC+1 PCPC ARR, DBUS DRDR IR+1CLAIR15IR14IR13=000ADD001STA010LDA011JMP100IR(AR) DBUSDBUS ARIR(AR) DBUS DBUS ARIR(AR) DBUS DBUS ARIR(AR) DBUS NYM DR(AC)+(DR) ACNYM AR AC

6、DR DR M M DR DR ACNY(IR12)=1NY(IR12)=1(IR12)=1(IR12)=1(3) 選二級時序選二級時序由于以上指令均是單操作數(shù)指令由于以上指令均是單操作數(shù)指令,所以安排三個機器周期所以安排三個機器周期:取指周期取指周期FETCH、取數(shù)、取數(shù)周期周期DOF、執(zhí)行周期、執(zhí)行周期EXEC。每個機器周期安排四個節(jié)拍。每個機器周期安排四個節(jié)拍T1、T2、T3和和T4，時，時序見下圖所示。序見下圖所示。FETCHDOFEXECT1T3T4取指周期取指周期取數(shù)周期取數(shù)周期執(zhí)行周期執(zhí)行周期指令周期指令周期CLKT2（4）為微操作序列安排時序）為微操作序列安排時序I=1?I=1

7、?I=1?I=1?CPC ARR, +1 DBUS DRDR IRCLAADDSTALDAJMPIR(AR) DBUSDBUS ARIR(AR) DBUS DBUS ARIR(AR) DBUS DBUS ARIR(AR) DBUS NYNY AC DR NYNY(IR12)=1(IR12)=1FETCHT1T2T3T4RDBUSARRDBUSARRDBUSARDBUSARRDBUS DRDR ALU+WRDBUS DRDR ACT1T2T3T4DOFT1T2T3T4EXECRDBUSPCDR DBUS(5) 操作時間表見下表操作時間表見下表:微操作微操作 FETCHT1 T2 T3 T4 DO

8、FEXECPC ARR/W=1 R/W=0MREQDR IR+1CIR(AR)DBUSALLALLALLALLALLT1 T2 T3T4CLA*ICLA*I T1T2T3T4ADD+LDAADD+LDASTASTACLACLA(5) 操作時間表見下表操作時間表見下表:微操作微操作 FETCHT1 T2 T3 T4DOFEXECT1T2T3T4T1T2T3T4DBUS ARDBUS DRDBUS PCDR ALUDR ACAC DR+ALLADD+LDA JMPADDLDASTAADDADD+STA+LDA+JMP*I(ADD+STA+LDA)*IDR DBUSSTA(6) 綜合微操作表達(dá)式如下

9、綜合微操作表達(dá)式如下: PC AR=FETCH*T1 R/W=FETCH*T2+DOF*T3*CLA*I+EXEC*T1*(ADD+LDA) R/W=STA*EXEC*T2 MREQ=FETCH*T2+DOF*T3*CLA*I+EXEC*T1*(ADD+LDA)+STA*EXEC*T2 (7) 邏輯電路框圖如下所示邏輯電路框圖如下所示:OPARI指令譯碼器指令譯碼器時時序序產(chǎn)產(chǎn)生生器器組合邏輯控制器組合邏輯控制器LDAADDSTA LDAJMPIRIIR0IR11IR12IR13IR14IR15FETCHDOFEXECT1T2 T3T4PC ARDBUS DRDBUS PC+微操作微操作控制控

10、制信號信號OPI ARIR0IR11IR12IR13 IR14IR15譯碼器譯碼器譯碼器譯碼器FETCHDOFEXEC時鐘系統(tǒng)時鐘系統(tǒng)節(jié)拍發(fā)生器節(jié)拍發(fā)生器=& &11T1T2T4DBUS DRLDAADDI=0I=1微操作控制信號微操作控制信號DBUS DR的邏輯表達(dá)式為的邏輯表達(dá)式為:DBUS DR=FETCH*T3+EXEC*(ADD+LDA)*T2& &微操作執(zhí)行邏輯示意圖微操作執(zhí)行邏輯示意圖T35.4.3 組合邏輯控制器的特點組合邏輯控制器的特點 優(yōu)點優(yōu)點:速度快速度快,可用于速度要求較高的機器中?？捎糜谒俣纫筝^高的機器中。 缺點缺點: 缺乏規(guī)整性缺乏規(guī)整性:將幾百個微操作的執(zhí)行邏輯

11、組合在一起將幾百個微操作的執(zhí)行邏輯組合在一起,構(gòu)成的微操構(gòu)成的微操作產(chǎn)生部件作產(chǎn)生部件,是計算機中最復(fù)雜、最不規(guī)整的邏輯部件。不適合是計算機中最復(fù)雜、最不規(guī)整的邏輯部件。不適合于指令復(fù)雜的機器。于指令復(fù)雜的機器。缺乏靈活性缺乏靈活性:各微命令的實現(xiàn)是用硬連的邏輯電路完成各微命令的實現(xiàn)是用硬連的邏輯電路完成,改動不易改動不易,設(shè)計困難。設(shè)計困難。5.4.4 PLA控制器控制器 PLA控制器的設(shè)計步驟控制器的設(shè)計步驟(1)-(4)與組合邏輯控制器相同與組合邏輯控制器相同,只是實現(xiàn)只是實現(xiàn)方法不同方法不同,它采用它采用PLA陣列陣列(Programmed Logic Array)。 從設(shè)計從設(shè)計思想來看是組合邏輯控制器思想來看是組合邏輯控制器,從實現(xiàn)方法來看從實現(xiàn)方法來看,是存儲邏輯控制器。是存儲邏輯控制器。 特點特點:可使雜亂無章的組合邏輯規(guī)整化、微型化，而且可以利用可使雜亂無章的組合邏輯規(guī)整化、微型化，而且可以利用PLA的可編程特性，用存儲邏輯部分地取代組合邏輯，增加了的可編程特性，用存儲