第三講標準單元法

1、第三講 標準單元法劉毅 2008.3.28主要內(nèi)容l集成電路的設(shè)計流程l標準單元法l如何設(shè)計標準單元集成電路的設(shè)計流程1集成電路的設(shè)計流程2P1. 式樣討論階段式樣討論階段P2. 前端設(shè)計階段前端設(shè)計階段P3. 后端設(shè)計階段后端設(shè)計階段P4. 生產(chǎn)封裝測試階段生產(chǎn)封裝測試階段啟動啟動結(jié)束結(jié)束式樣討論階段式樣討論階段l式樣討論階段啟動啟動芯片式樣討論會芯片式樣討論會功能時序約束工藝，庫，IP管腳定義封裝測試方案ASIC式樣書式樣書芯片式樣芯片式樣Review會會ASIC測試方案報測試方案報告書告書前端設(shè)計階段前端設(shè)計階段l前端設(shè)計階段HDL Code (FPGA)代碼修改代碼修改HDL Code

2、 (ASIC)ASIC式樣書約束作成約束作成約束腳本設(shè)計環(huán)境設(shè)計環(huán)境QA與與設(shè)計評估設(shè)計評估工廠工廠工藝文件單元庫On site 設(shè)計環(huán)境建立設(shè)計環(huán)境建立 EDA工具安裝調(diào)試工具安裝調(diào)試HDL功能驗證環(huán)境建立功能驗證環(huán)境建立HDL功能仿真功能仿真邏輯綜合邏輯綜合形式驗證與形式驗證與STANetlistDFT形式驗證與形式驗證與STA前端設(shè)計前端設(shè)計ReviewGate級驗證環(huán)境建立級驗證環(huán)境建立Gate級仿真級仿真后端設(shè)計階段后端設(shè)計階段l后端設(shè)計階段Netlist布局布局電壓降分析電壓降分析布線布線時鐘樹時鐘樹寄生參數(shù)提取寄生參數(shù)提取信號完整性分析信號完整性分析天線效應(yīng)修復天線效應(yīng)修復EM

3、CheckLVS & DRC后端后端 Review Tape outSDF文件后仿真驗證環(huán)境建立后仿真驗證環(huán)境建立后仿真后仿真SDF文件STA形式驗證形式驗證GDSII生產(chǎn)封裝測試階段生產(chǎn)封裝測試階段l生產(chǎn)封裝測試階段GDSIIMASK制作制作擴散擴散測試向量制作測試向量制作測試儀程序編寫測試儀程序編寫測試探針板設(shè)計制作測試探針板設(shè)計制作ASIC評價系統(tǒng)設(shè)計制作評價系統(tǒng)設(shè)計制作Wafer測試測試封裝封裝封裝測試封裝測試樣片樣片評價樣片評價成品率分析成品率分析ASIC開發(fā)總結(jié)開發(fā)總結(jié)結(jié)束結(jié)束設(shè)計流程3數(shù)字電路實現(xiàn)方法l全定制設(shè)計l半定制設(shè)計標準單元現(xiàn)場可編程器件全定制設(shè)計的特點l定義：簡單說，就

4、是全部自己做的設(shè)計。在晶體管的層次上進行每個單元的性能、面積的優(yōu)化設(shè)計，每個晶體管的布局/布線均由人工設(shè)計完成。l優(yōu)點：可以實現(xiàn)性能最優(yōu)和面積最優(yōu)。l缺點：周期長，甚至是不可能完成的?？梢圆捎镁植咳ㄖ?模塊定制電路設(shè)計 Intel 4004Courtesy Intel標準單元設(shè)計的進展Courtesy Intel標準單元標準單元版圖方法標準單元 例3層金屬層設(shè)計。布線通道占據(jù)了很大部分的芯片面積。新一代標準單元7層金屬層工藝設(shè)計。層金屬層工藝設(shè)計。布線通道事實上已消布線通道事實上已消失，所有的互連位于失，所有的互連位于邏輯單元之上。邏輯單元之上。標準單元 例3輸入NAND標準單元(from

5、ST Microelectronics):C = 負載電容T = 輸入上升/下降時間開發(fā)標準單元庫的原因l對于全定制設(shè)計，模塊的規(guī)模變得過于龐大和復雜，設(shè)計周期過長，需要加快電路和版圖設(shè)計。l缺乏具有手工實現(xiàn)復雜全定制模塊設(shè)計能力的專業(yè)人員。l布線金屬層從1層金屬增加到2層金屬或3層金屬，易于自動布線。l包括在全定制設(shè)計流程中，當構(gòu)建模塊以預定義的標準來實現(xiàn)時，模塊在20個單元以上的布局布線會更加容易，而單元接口的標準化在庫中就可以實現(xiàn)了?；驹O(shè)計思想l把人工設(shè)計好的各種成熟的、優(yōu)化的、版圖等高的單元電路，存儲在一個單元數(shù)據(jù)庫中。l根據(jù)用戶的要求，把電路分成各個單元的連接組合。l通過調(diào)用單元庫

6、的這些單元，以適當方式把它們排成幾行，使芯片成長方形，行間留出足夠的空隙作為單元行間的連線通道。l利用EDA工具，根據(jù)已有的布局、布線算法，可以自動布出用戶所要求的IC。標準單元方法 1980ssignalsRoutingchannelVDDGND標準單元方法 1990sM2No RoutingchannelsVDDGNDM3VDDGNDMirrored CellMirrored Cell標準單元Cell boundaryN WellCell height 12 metal tracksMetal track is approx. 3 + 3Pitch = repetitive distanc

7、e between objectsCell height is “12 pitch”2Rails 10 InOutVDDGND標準單元InOutVDDGNDInOutVDDGNDWith silicided diffusionWith minimaldiffusionroutingOutInVDDM2M1標準單元AOutVDDGNDB2-input NAND gateBVDDA棍棒圖Contains no dimensionsRepresents relative positions of transistorsInOutVDDGNDInverterAOutVDDGNDBNAND2C (A +

8、 B)的二種方法XCABABCXVDDGNDVDDGNDCABX = C (A + B)BACijjVDDXXiGNDABCPUNPDNABCLogic Graph歐拉路徑j(luò)VDDXXiGNDABCABCOAI22 邏輯圖CABX = (A+B)(C+D)BADVDDXXGNDABCPUNPDNCDDABCD例: x = ab+cd如何檢查版圖？l設(shè)計規(guī)則檢查（DRC）l電學規(guī)則檢查(ERC)l版圖與電路圖的對照(LVS)l后仿真cadence軟件環(huán)境licfb(b) To draw the layout of a P-Type TransistorDraw the P- type transistor (W/L = 3m/0.6m) similarly. The only difference (apart from the sizes) would be to use pselect instead of nselect so that we get p type diffusion.The other change, or rather addition, would be put this entire device in n-well.(5-8) Draw a transistor si