南郵版圖復(fù)習(xí)(鮑)

1、模擬設(shè)計(jì)流程模擬設(shè)計(jì)流程數(shù)字設(shè)計(jì)流程數(shù)字設(shè)計(jì)流程注意數(shù)字電路與模擬電路流程的區(qū)別，要會(huì)簡答電路流程。注意數(shù)字電路與模擬電路流程的區(qū)別，要會(huì)簡答電路流程。 第三部分：版圖的準(zhǔn)備3. DRC文件3.1 DRC:Design Rule Check，設(shè)計(jì)規(guī)則檢查。 3.2 DRC程序了解有關(guān)你工藝的所有必需的東西。它將著手仔細(xì)檢查你所有布置的一切。5/1000=0.005DRC文件 第三部分：版圖的準(zhǔn)備4. LVS文件4.1 LVS: layout versus schematic，版圖與電路圖對照。4.2 LVS工具不僅能檢查器件和布線，而且還能確認(rèn)器件的值和類型是否正確。MOS管管 書書19421

2、8 （包括書后習(xí)題）（包括書后習(xí)題）MOS管剖面圖第二部分：版圖設(shè)計(jì)基礎(chǔ) MOS管 1) NMOS管NMOS管，做在P襯底上，溝道為P型，源漏為N型 2) 包括層次：NIMP，N+注入DIFF，有源區(qū)Poly，柵M1，金屬CONT，過孔 3) MOS管的寬長確定 第二部分：版圖設(shè)計(jì)基礎(chǔ)PMOS管以TSMC，CMOS，N單阱工藝為例PMOS管，做在N阱中，溝道為N型，源漏為P型包括層次：NWELL，N阱PIMP，P+注入DIFF，有源區(qū)Poly，柵M1，金屬CONT，過孔MOS管的寬長確定MOS管CMOS閂鎖效應(yīng) 源漏區(qū)相對于襯底正偏時(shí)，會(huì)向鄰近區(qū)域的反偏PN結(jié)注入少子，相鄰的NMOS和PMOS

3、相互交換少子發(fā)生閂鎖效應(yīng)。 CMOS器件的寄生雙極晶體管被觸發(fā)導(dǎo)通，在電源和地之間存在一個(gè)低阻通路，產(chǎn)生大短路電流，導(dǎo)致無法正常工作，甚至燒毀。芯片閂鎖芯片閂鎖 測試測試 每個(gè)管腳上施加正向或者負(fù)向的測試電流脈沖，芯片上電，電流脈沖從小到100mA，最大到250mA，電流施加之前和之后測量電源電流，如果不近似相等，則不能通過測試當(dāng)N阱或者襯底上的電流足夠大，使得R1或R2上的壓降超過0.7V，就會(huì)使Q1或者Q2開啟。例如Q1開啟，它會(huì)提供足夠大的電流給R2，使得R2的壓降達(dá)到0.7V，R2也會(huì)開啟，反饋電流給Q1，形成惡性循環(huán)，導(dǎo)致大部分的電流從VDD直接通過寄生晶體管到GND，而不是通過MO

4、SFET的溝道。CMOS閂鎖效應(yīng) CMOS閂鎖效應(yīng) 避免源漏區(qū)域的正向偏壓； 增加Guard ring（保護(hù)環(huán)）：P+ ring環(huán)繞NMOS并接地；N+ ring環(huán)繞PMOS并接VDD，可以降低阱和襯底的電阻值，也可阻止載流子到達(dá)寄生BJT的基極； 襯底接觸和阱接觸盡量靠近源極，以降低阱和襯底的阻值； 使NMOS盡量靠近GND，PMOS盡量靠近VDD，NMOS和PMOS間加大距離 除在I/O處需采取防Latch up的措施外，凡接I/O的內(nèi)部mos 也應(yīng)圈guard ring。 I/O處盡量不使用pmos(nwell)MOS晶體管結(jié)構(gòu) 并行的叉指不僅使對寬長比的調(diào)整更加便利，而且由于相鄰的部分

5、共享源、漏叉指，從而節(jié)約了面積。 相鄰源/漏叉指的合并也使寄生結(jié)電容的減小達(dá)到50。最外面叉指作為源區(qū)，可以降低漏區(qū)一個(gè)叉指，降低寄生電容Cgd 3. CMOS 版圖使用了合并器件從而節(jié)約了面積且減小了電容。 一個(gè)簡單的二輸入與非門（NAND）的版圖。 PMOS阱共用，漏區(qū)共用，阱接觸共用，NMOS共用MOS晶體管結(jié)構(gòu) 可以看出數(shù)字標(biāo)準(zhǔn)單元設(shè)計(jì)的規(guī)則： 電源線上方，地線下方，所有單元高度相同，便于首尾相連，可以使阱相互交疊，每個(gè)單元必須包括阱接觸和襯底接觸MOS匹配 書213大尺寸比小尺寸晶體管更匹配，大尺寸降低了局部不規(guī)則的影響長溝道比短溝道更匹配，因?yàn)殚L溝道降低溝道調(diào)制效應(yīng)。方向一致比方向

6、不一致更匹配，因單晶硅各向異性MOS電壓匹配，需要柵源電壓匹配，如差分對輸入管；MOS電流匹配，如電流鏡匹配因素柵極面積閾值電壓的失配和柵極面積的平方根成反比匹配因素柵氧化層厚度薄柵氧化層匹配優(yōu)于厚氧化層晶體管工藝尺寸的縮寫，改善了VT的失配，因?yàn)檠趸瘜釉奖。鐚?dǎo)越大，有效閾值電壓降低。匹配因素溝道長度調(diào)制效應(yīng)晶體管系統(tǒng)失配與漏源電壓差成正比，與溝道長度成反比，可增加溝道長度若需要進(jìn)一步降低溝道調(diào)制，可以采用共源共柵結(jié)構(gòu)，匹配因素方向晶體管跨導(dǎo)取決于載流子遷移率，在不同方向下，晶體管表現(xiàn)不同的應(yīng)力敏感性。為避免應(yīng)力影響，匹配晶體管取一致方向。匹配因素?cái)U(kuò)散和刻蝕效應(yīng)多晶硅刻蝕速率不一致，開口越大

7、，速率越快， 中等精度的匹配，要求增加虛擬晶體管，虛擬晶體管柵極與源相連有源區(qū)上柵極接觸孔引起的失配如果在有源區(qū)上的柵氧上的多晶柵加接觸孔，會(huì)引起較大的失配，硅化物可能會(huì)穿透多晶硅柵，極大地改變氧化層附近多晶硅柵的功函數(shù)應(yīng)將接觸孔置于場氧化層的上方溝道附近的擴(kuò)散區(qū) 深擴(kuò)散區(qū)會(huì)影響附近MOS管的匹配，擴(kuò)散區(qū)結(jié)的尾部延伸，如BICMOS的深N側(cè)阱和NBL要遠(yuǎn)離匹配MOS溝道CMOS工藝中N阱應(yīng)與NMOS間隔一定距離PMOS應(yīng)距離N阱邊緣一定距離，防止橫向擴(kuò)散對阱濃度的影響NMOS比PMOS匹配更好可能由于背柵摻雜的變化，埋層溝道的存在，以及方向的應(yīng)力效應(yīng)匹配因素氫化作用在退火過程中，氫滲入氧化層中

8、，到達(dá)氧化層-硅界面處，消除硅的懸掛鍵，深擴(kuò)散區(qū)會(huì)影響附近MOS管的匹配，如果其上有金屬，則阻礙了氫的分布。如果MOS上方金屬圖形不同，則會(huì)造成電流失配。所以盡量不要在MOS柵上走金屬線匹配因素?zé)嵝?yīng)和應(yīng)力1氧化層的厚度梯度2 應(yīng)力梯度 影響載流子遷移率，但對閾值電壓沒有影響，通過共質(zhì)心版圖實(shí)現(xiàn)匹配3 熱梯度 閾值電壓隨溫度-2mV/，MOS電流匹配與閾值電壓關(guān)系不大，取決于尺寸MOS的共質(zhì)心布局的共質(zhì)心布局 書書214共質(zhì)心可以消除梯度的影響實(shí)例圖圖9.37二維交叉耦合可以分成兩個(gè)部分，并對角分布，圖圖8.41 圖圖9.36MOS匹配規(guī)則1）一致性 匹配器件質(zhì)心應(yīng)近似一致，盡量重合2）對稱性

9、 陣列應(yīng)相對于X軸和Y軸對稱，應(yīng)該是用陣列中各單元的位置對稱3）分散性 陣列應(yīng)具有最大程度的分散性，器件的各組成部分均勻分散在陣列中。4）緊湊性 陣列應(yīng)盡可能緊湊，接近正方形5）方向性MOS 晶體管的匹配規(guī)則晶體管的匹配規(guī)則1）低度匹配漏極電流失配幾個(gè)百分點(diǎn)，用于實(shí)現(xiàn)對精度沒有特殊要求的偏置電流網(wǎng)絡(luò)2）中等匹配典型失調(diào)電壓為5mV，或者漏極電流失配小于1%。用于非關(guān)鍵運(yùn)算放大器和比較器的輸入級，未經(jīng)修正的失調(diào)值為10%。3）精確匹配典型失調(diào)電壓為1mV，或者漏極電流失配小于0.1%。需要經(jīng)過修正，需要對溫度變化進(jìn)行補(bǔ)償或者只在有限的溫度范圍內(nèi)滿足要求MOS 晶體管的匹配晶體管的匹配 1）采用相

10、同的叉指圖形長寬相等 2）采用大面積的有源區(qū)W*L，失配和面積平方根成反比 3）對于電壓匹配，保持較小的Vgst 值可通過增加W/L 4）對于電流匹配，保持較大的Vgst 值0.3V 5）采用薄氧化層器件代替厚氧化層器件 6）使用晶體管的方向一致補(bǔ)償應(yīng)力 7）晶體管應(yīng)相互靠近降低梯度的影響 8）匹配晶體管的版圖應(yīng)盡可能緊湊寬晶體管應(yīng)分成多個(gè)叉指，避免細(xì)長結(jié)構(gòu) 9）如果可能，應(yīng)采用共質(zhì)心版圖結(jié)構(gòu)精確匹配的應(yīng)采用交叉耦合對形式 10）避免使用極短或者極窄的晶體管 11）在晶體管的末端放置陪襯（虛擬）段 12）把晶體管放置在低應(yīng)力梯度區(qū)域中等匹配和精確匹配的應(yīng)與芯片邊緣間隔至少250um 13）匹配

11、晶體管應(yīng)與功率器件距離適當(dāng) 14）有源柵區(qū)上方不能放置接觸孔 15）金屬布線不能穿過有源柵區(qū) 16）使所有深擴(kuò)散結(jié)遠(yuǎn)離有源柵區(qū) 17）精確匹配晶體管應(yīng)放置在芯片的對稱軸上 18）不要讓NBL 陰影與有源柵區(qū)相交 19）用金屬條連接?xùn)挪嬷?20）盡量使用NMOS 晶體管而非PMOS 晶體管。Guard Ring！Guard Ring 必須封閉應(yīng)該采用后者噪聲抑制保護(hù)環(huán) 開關(guān)感性負(fù)載的器件在正常工作時(shí)會(huì)產(chǎn)生極大的瞬間能量，這些瞬態(tài)不僅會(huì)引起閂鎖，也會(huì)向敏感電路注入噪聲，高頻MOSFET的柵極驅(qū)動(dòng)會(huì)遇到柵導(dǎo)線諧振引起的嚴(yán)重瞬變。所以MOSFET柵極驅(qū)動(dòng)和感性負(fù)載驅(qū)動(dòng)的輸出電路必須仔細(xì)使用電子保護(hù)環(huán)屏

12、蔽以減小噪聲耦合和閂鎖敏感度。Coaxial ShieldingM3M2SignalM1M2GND！繞線時(shí)，先走Shielding結(jié)構(gòu)，再繞其他線！如果需要shielding結(jié)構(gòu)，請電路設(shè)計(jì)者事先告知via2via1噪聲抑制屏蔽Differential SignalA：B：AB：！差分輸入對管的輸入信號線要按最小間距走！差分輸入對管的輸入信號線要按最小間距走差分輸入對管要盡量精確匹配差分輸入對管要盡量精確匹配噪聲抑制差分結(jié)構(gòu)Decoupled Power RailsQuietV+V-Noise大耦合電容大耦合電容 除非特別說明，該電容不必在版圖設(shè)計(jì)開除非特別說明，該電容不必在版圖設(shè)計(jì)開始時(shí)即確

13、定大小、位置，通常在版圖最終拼始時(shí)即確定大小、位置，通常在版圖最終拼整圖時(shí)，利用整圖時(shí)，利用“邊角余料邊角余料”空隙畫上即可。空隙畫上即可。噪聲抑制去耦電容Stacked Power RailsM3M2M1GNDGNDVDD小電容 層疊電源線和地線，會(huì)形成許多小電容層疊電源線和地線，會(huì)形成許多小電容對于高頻噪聲的泄放很有用對于高頻噪聲的泄放很有用 在做在做cell ring時(shí)，除非工藝方有特定要時(shí)，除非工藝方有特定要求，往往都做成電源線與地線層疊的形式：求，往往都做成電源線與地線層疊的形式：方便方便ESD走線走線增大寄生電容。增大寄生電容。噪聲抑制去耦第二部分：版圖設(shè)計(jì)基礎(chǔ)1)反向器2)NMO

14、S，PMOS3)金屬連線4)關(guān)于Butting Contact部分器件反相器、與非門、或非門的版圖 書223227與非門、或非門可能是二或三輸入給版圖畫電路圖、給電路圖畫版圖為何一個(gè)晶體管要多個(gè)叉指結(jié)構(gòu)？ 書204電阻電阻 書書132144WLRWdLRS 薄層導(dǎo)體的電阻薄層導(dǎo)體的電阻R 與與L/W成正比，當(dāng)成正比，當(dāng)L=W時(shí)，有時(shí)，有R=/d。 定義比例系數(shù)定義比例系數(shù)/d 為方塊電阻為方塊電阻(用用R表示表示)，單位，單位為歐姆。為歐姆。 2、方塊電阻、方塊電阻WLRWdLRS電阻阻值電阻阻值=R 方塊數(shù)方塊數(shù) R表示一個(gè)正方形材料的薄層電阻表示一個(gè)正方形材料的薄層電阻,它與正方形它與正方

15、形邊長的大小無關(guān)邊長的大小無關(guān), 只與半導(dǎo)體的摻雜水平和摻雜區(qū)只與半導(dǎo)體的摻雜水平和摻雜區(qū)的結(jié)深（即材料厚度）有關(guān)。的結(jié)深（即材料厚度）有關(guān)。R=/d R= RL/W3、電阻版圖、電阻版圖（1）基本電阻版圖）基本電阻版圖電阻的長度為兩引線孔之間的材料長度或電阻器件體區(qū)長度電阻的長度為兩引線孔之間的材料長度或電阻器件體區(qū)長度（2）折彎型電阻版圖大電阻）折彎型電阻版圖大電阻注意，拐角處方塊數(shù)只計(jì)算注意，拐角處方塊數(shù)只計(jì)算1/2電阻電阻包括包括 多晶電阻多晶電阻（高阻、低阻（高阻、低阻） 擴(kuò)散電阻（有源區(qū)電阻）擴(kuò)散電阻（有源區(qū)電阻） 阱電阻阱電阻 金屬電阻金屬電阻Silicide ：淀積在多晶硅或者

16、擴(kuò)散區(qū)的表面，減小形成MOS管的多晶硅和擴(kuò)散區(qū)的寄生阻抗，由硅和金屬混合而成，可以降低多晶硅電阻和擴(kuò)散區(qū)電阻的阻值（10倍左右）多晶電阻版圖電阻類型PolySiO2M1Poly電阻形成MOS管柵極的多晶硅作電阻，方塊電阻較大：200-1000/阱電阻版圖電阻類型N阱N+N+SiO2M1阱電阻因?yàn)橼迨堑蛽诫s, 方塊電阻大, 可以用阱來做大阻值的電阻；方塊電阻約為10K/，電阻精度差，溫度系數(shù)高，電壓系數(shù)擴(kuò)散區(qū)電阻版圖電阻類型N+P-sub擴(kuò)散區(qū)電阻：形成源漏區(qū)的擴(kuò)散層來形成擴(kuò)散區(qū)電阻，特性同雙極工藝中的發(fā)射極擴(kuò)散電阻；5、阱電阻和擴(kuò)散電阻 阱是輕摻雜區(qū)，電阻率很高，可作大電阻，但精度不高。阱是輕

17、摻雜區(qū)，電阻率很高，可作大電阻，但精度不高。 阱電阻兩端要重?fù)诫s做接觸孔阱電阻兩端要重?fù)诫s做接觸孔 有源區(qū)可以做電阻和溝道電阻有源區(qū)可以做電阻和溝道電阻(在兩層摻雜區(qū)之間的中間摻在兩層摻雜區(qū)之間的中間摻雜層，例如雜層，例如npn中的中的p型區(qū)型區(qū))。有源區(qū)電阻（擴(kuò)散電阻） 阱電阻和擴(kuò)散阱電阻和擴(kuò)散電阻電阻要考慮襯底的電位，將P型襯底接最低電位，N型襯底接最高電位，使電阻區(qū)和襯底形成的PN結(jié)反偏。 例如，P+電阻做在N阱內(nèi)，除電阻兩端有接觸孔外，阱內(nèi)要增加接最高電位的接觸孔。（4）接觸電阻）接觸電阻 以多晶硅電阻為例，電阻材料與外界相連的金屬以多晶硅電阻為例，電阻材料與外界相連的金屬接觸材料同樣

18、有電阻接觸材料同樣有電阻n總電阻總電阻=體電阻體電阻+接觸電阻（兩個(gè)端口電阻）接觸電阻（兩個(gè)端口電阻）n應(yīng)盡量應(yīng)盡量多做引線孔多做引線孔電阻版圖設(shè)計(jì)技巧電阻版圖設(shè)計(jì)技巧 保持體區(qū)最小寬度，只改變體區(qū)長度而改變電阻值 大電阻體區(qū)過長，使用多條小值電阻串聯(lián) 一個(gè)模塊中用于串聯(lián)、并聯(lián)成大電阻的小值電阻尺寸相同 掌握單位電阻串并聯(lián)形成所要求的匹配電阻！掌握單位電阻串并聯(lián)形成所要求的匹配電阻！MOS集成電路中的集成電路中的電容電容 書書147155平板電容器的電容表示式： C = oox/toxWL =C0WL o、ox、tox由材料性質(zhì)以及絕緣層的厚度決定，絕緣層越薄單位電容越大。 式中W和L是平板電

19、容器的寬度和長度，二者的乘積即為電容器的面積。 電容電容 1) 電容值計(jì)算 C=L*W*C02) 電容分類： poly電容 MIM電容電容 基于單位面積電容值 MOS電容電容 源漏接地，基于柵電容，C=W*L*CoxMIM電容版圖MOS電容版圖1、MIM電容電容下極板下極板上極板上極板MIM（金屬（金屬-絕緣層絕緣層-金屬電容）金屬電容）2、PMOS電容電容3 PIP電容多晶-絕緣層-多晶電容 4 疊層電容器 MOM 利用metal1或第二層多晶硅覆蓋在第一層多晶硅之上形成第三層極板，增大電容值。5 金屬金屬-多晶硅多晶硅-擴(kuò)散區(qū)電容擴(kuò)散區(qū)電容失配的原因失配的原因-隨機(jī)變化隨機(jī)變化面變化面變化

20、增大面積，減小失配增大面積，減小失配面積失配kms 兩個(gè)電容匹配兩個(gè)電容匹配 匹配電容的較小者對失配起主要作用，匹配電容的較小者對失配起主要作用，避免使用大的電容比率避免使用大的電容比率電阻匹配電阻匹配工藝隨機(jī)變化工藝隨機(jī)變化 面變化面變化1ksWR 失配隨機(jī)失配和電阻平方根成反比隨機(jī)失配和電阻平方根成反比隨機(jī)失配和電阻寬度成反比隨機(jī)失配和電阻寬度成反比適當(dāng)增加電阻寬度，使用串并聯(lián)適當(dāng)增加電阻寬度，使用串并聯(lián)100k100k和和10k10k的匹配的匹配10k10k由由20k20k的電阻并聯(lián)，失配可降低的電阻并聯(lián)，失配可降低1/21/2兩個(gè)等值等寬度匹配電阻的情況兩個(gè)等值等寬度匹配電阻的情況2、

21、工藝偏差工藝偏差電阻寬度的選擇：電阻寬度的選擇：設(shè)寬度為2um 和4um的電阻：若多晶硅刻蝕造成W=0.1um，則實(shí)際寬度比為(2.1)/(4.1)=0.512，造成2.4%的失配。因此，匹配電阻采用相同寬度消除工藝誤差匹配電阻采用相同寬度消除工藝誤差 電阻長度的選擇：電阻長度的選擇：設(shè)長度為20um 和40um的電阻若多晶硅刻蝕造成L=0.2um，則實(shí)際長度比為(20.2)/(40.2)=0.503，造成0.5%的失配。因此，把匹配電阻分成相同尺寸的電阻段消除工藝誤差把匹配電阻分成相同尺寸的電阻段消除工藝誤差 2、工藝偏差、工藝偏差分成分成2段段，則實(shí)際長度比為(20.2)/(20.2+20

22、.2)=0.54 刻蝕速率的變化 多晶電阻由刻蝕多晶形成，刻蝕速率取決于多晶硅開孔的大小，越大刻蝕劑進(jìn)入多，速度越快，大開孔邊緣處刻蝕更嚴(yán)重，使得距離很遠(yuǎn) 的多晶硅圖形比近距離的圖形寬度小。增加虛擬增加虛擬dummy電阻電阻，虛擬電阻虛擬電阻 間距相同，可以很窄，間距相同，可以很窄，不連接或者接地（消除電荷積聚）不連接或者接地（消除電荷積聚） 4 刻蝕速率的變化-電容 多晶硅電容類似，將虛擬電容放置在電容周圍，共質(zhì)心版圖 匹配器件分成幾個(gè)相同的部分，擺放成對稱結(jié)構(gòu)，器件的質(zhì)心位于穿過陣列的對稱軸的交叉點(diǎn)共質(zhì)心版圖是為了克服共質(zhì)心版圖是為了克服 擴(kuò)擴(kuò)散、長氧、溫度、應(yīng)力等散、長氧、溫度、應(yīng)力等的

23、梯度的梯度共質(zhì)心版圖 ABA結(jié)構(gòu)2:1： ABAB，因?yàn)橘|(zhì)心不完全對準(zhǔn)，質(zhì)心間距使得器件易受應(yīng)力誘發(fā)失配的影響。匹配電阻 電阻方塊不小于5個(gè)，10個(gè)以上最好； 把分段串聯(lián)或并聯(lián)； 選擇合適叉指結(jié)構(gòu)選擇合適叉指結(jié)構(gòu)； 確定公因子，10k和25k，最大公因子5k，可以分成7個(gè)5k的電阻段。各個(gè)電阻分成相同的段各個(gè)電阻分成相同的段Two in seriesTwo in parallelFour in parallel共質(zhì)心版圖規(guī)則 一致性：一致性：匹配器件的質(zhì)心盡量一致對稱性陣列的排布應(yīng)關(guān)于X軸Y軸對稱分散性：分散性：陣列應(yīng)具有最大可能的分散性，器件的各段應(yīng)均勻分布在陣列中緊湊型：緊湊型：應(yīng)盡可能緊

24、湊，最好是正方形二維共質(zhì)心陣列二維對稱軸，更好地消除梯度作用二維對稱軸，更好地消除梯度作用稱之為稱之為交叉耦合對交叉耦合對，電阻很少排列成交叉耦合對，電容、電阻很少排列成交叉耦合對，電容、MOS管經(jīng)常采用管經(jīng)常采用12 靜電影響 靜電場會(huì)引起載流子的耗盡和積累， 電阻容易受到電壓調(diào)制的影響， 電容受周圍電場耦合會(huì)引起電容值變化 靜電場也能把噪聲耦合到匹配電阻和電容陣列的高阻節(jié)點(diǎn)。電壓調(diào)制擴(kuò)散電阻可能隨著隔離島和電阻體區(qū)電壓差的變化而變化 保持隔離島-體區(qū)的電壓差相同，即可消除失配，如果電阻等值，偏壓相同，就放置在同一隔離島內(nèi)。 采用方塊電阻較小的電阻，電壓調(diào)制也較小 多晶電阻無隔離島 不連接匹

25、配電阻的走線不能從電阻上穿過，不僅耦合噪聲，而導(dǎo)線和電阻間的電場會(huì)調(diào)制電阻的電導(dǎo)率， 電導(dǎo)調(diào)制的因素 （1）導(dǎo)線和下面電阻的電壓差 （2）氧化層厚度和交疊面積靜電屏蔽 屏蔽層插在金屬和電阻之間 屏蔽層接地，屏蔽層的衰減作用隨頻率增高而降低，器件匹配規(guī)則 1低度匹配低度匹配 1%的失配，的失配，6到到7位分辨率，一般模擬應(yīng)用，如電位分辨率，一般模擬應(yīng)用，如電流鏡。流鏡。 2中度匹配中度匹配 0.1%的失配，的失配，9到到10位的分辨率，帶隙基準(zhǔn)源，位的分辨率，帶隙基準(zhǔn)源，運(yùn)算放大器比較器的輸入級。運(yùn)算放大器比較器的輸入級。 3精確匹配精確匹配 0.01%的失配，的失配，9到到10位的分辨率，精密

26、位的分辨率，精密A/D，D/A轉(zhuǎn)換器，電容比電阻容易實(shí)現(xiàn)。轉(zhuǎn)換器，電容比電阻容易實(shí)現(xiàn)。低匹配比較容易，低匹配比較容易，叉指結(jié)構(gòu)可實(shí)現(xiàn)中等匹配叉指結(jié)構(gòu)可實(shí)現(xiàn)中等匹配精確匹配很難實(shí)現(xiàn)精確匹配很難實(shí)現(xiàn)電阻匹配規(guī)則 書141 1.匹配電阻用同一種材料構(gòu)成工藝、溫度 2.匹配電阻寬度相同系統(tǒng)失配，不同寬度可通過串并聯(lián)實(shí)現(xiàn) 3.電阻足夠大隨機(jī)失配和面積平方根成反比，小電阻是失配的主要來源，可并聯(lián)實(shí)現(xiàn)小電阻 4.匹配電阻足夠?qū)?低度匹配，寬度為最小寬度的150%，中度為200%，精確匹配為400%。電阻匹配規(guī)則 5.盡量使用相同的電阻圖形具有相同長度和寬度，否則易產(chǎn)生1%以上的失配。 6.沿同一方向擺放匹配

27、電阻電阻一般水平或垂直擺放 7.匹配電阻臨近擺放失配隨間距增加而增加，精確匹配應(yīng)采用叉指結(jié)構(gòu) 8.陣列電阻采用叉指結(jié)構(gòu)陣列化電阻采用叉指結(jié)構(gòu)，產(chǎn)生共質(zhì)心結(jié)構(gòu)，寬長比不大于3:1，電阻段長是寬的10倍以上 9.在電阻陣列兩端增加虛擬器件把虛擬電阻接到低噪聲的低阻節(jié)點(diǎn) 10.避免電阻段太短精確匹配電阻段方塊數(shù)不小于5，多晶電阻總長度不小于50um 11.消除熱電效應(yīng)，偶數(shù)對 12.匹配電阻放在低應(yīng)力區(qū)域 避免放在芯片四個(gè)角，高應(yīng)力區(qū)域 13匹配電阻遠(yuǎn)離功率器件功耗大于50mW為功率器件，精確匹配電阻放在主功率器件的對稱軸上，距離不能小于200um 14精確匹配電阻沿芯片對稱軸擺放 15.若擴(kuò)散電阻

28、，考慮隔離島調(diào)制 盡量使用多晶硅電阻 16.分段電阻好于折疊電阻 低度匹配電阻可使用折疊電阻電阻匹配規(guī)則 17.優(yōu)先采用多晶硅電阻多晶硅電阻比擴(kuò)散電阻窄很多，較小的寬度失配不會(huì)增加 18.淀積電阻放在場氧之上淀積電阻包括多晶穿過場氧階梯時(shí)，變化增加，不應(yīng)穿過氧化層階梯或表面不連續(xù)處 19.考慮采用場板和靜電屏蔽精確匹配電阻可在其上面放上靜電屏蔽層 20.避免匹配電阻上的無關(guān)走線不與電阻連接的導(dǎo)線不要排布在電阻上方，以避免引入應(yīng)力誘發(fā)失配和氫化作用，消除噪聲耦合，除非靜電屏蔽層，尤其注意高速數(shù)字信號線 21避免匹配電阻功耗過大 匹配電阻的功耗會(huì)產(chǎn)生熱梯度，精確匹配電阻，功耗大于12uW/um2，

29、窄電阻上的大電流會(huì)速度飽和和非線性二 電容匹配規(guī)則 書153結(jié)電容精度低，氧化層電容精度高 1.匹配電容圖形相同保持相同尺寸，如果兩電容尺寸不同，由小的單位電容并聯(lián)而成，單位電容不能串聯(lián)， 2.精確匹配電容應(yīng)采用正方形周長面積比越小越好，最好取正方形 3.匹配電容大小適當(dāng)CMOS工藝中，正方形電容最佳尺寸在20-50um之間 4.匹配電容相鄰擺放構(gòu)成寬長比盡可能小的矩形陣列 5.匹配電容置于場氧化層上氧化層表面不連續(xù)會(huì)引起電介質(zhì)發(fā)生變化，應(yīng)遠(yuǎn)離溝槽和擴(kuò)散區(qū)邊緣 6.匹配電容上極板接高阻節(jié)點(diǎn)電路的高阻節(jié)點(diǎn)連接電容的上極板， 比連接到下極板的寄生電容小，如果襯底噪聲嚴(yán)重，在電容下極板增加阱，連接干

30、凈的模擬電壓，作為靜電屏蔽層。 7.陣列外圍增加虛擬電容虛擬電容可以屏蔽橫向靜電場，消除刻蝕速率，無需相同寬度，虛擬電容的兩極板連在一起防止靜電積聚 8.對匹配電容進(jìn)行靜電屏蔽 9.交叉耦合電容陣列通過交叉耦合減小氧化層梯度、應(yīng)力梯度和熱梯度影響，質(zhì)心必須對準(zhǔn)。 10.考慮與電容相連的導(dǎo)線電容每個(gè)單位電容最小寬度的導(dǎo)線連接上極板，保持每個(gè)電容的導(dǎo)線電容相等。 11.不要在沒有進(jìn)行靜電屏蔽的電容上走線導(dǎo)線和極板間的電容將引起匹配電容失配 12.優(yōu)先使用厚氧化層電容厚氧化層電介厚度失配比例小。 13.電容放在低應(yīng)力區(qū)域避免放在四個(gè)角，中央應(yīng)力最小，從中央到邊緣的一般的距離內(nèi)應(yīng)力小 14.匹配電容遠(yuǎn)

31、離功率器件距離功耗250mW以上功率器件200-300um 15.沿芯片對稱軸放置精確匹配電容電容對應(yīng)力的敏感度小于電阻，在（100）硅上，使陣列的對稱軸與芯片對稱軸中一條平行。失效機(jī)制 電過應(yīng)力（EOS）是指由對器件施加過大電壓或電流而引起的失效。 版圖預(yù)防措施可以減小4 種常見類型EOS 失效發(fā)生的可能性：靜電泄放（靜電泄放（ESD）、電遷徙、介質(zhì)擊穿及天線效應(yīng)天線效應(yīng)。ESD靜電放電 書165168 什么是靜電 靜電將導(dǎo)致柵擊穿 對ESD敏感的芯片存儲(chǔ)于靜電屏蔽包裝中，烙鐵、靜電鞋和腕帶接地，加濕器可減小靜電積累 靜電泄放是由靜電引起的一種電過應(yīng)力形式。通過特殊的測試可測出集成電路對ES

32、D的敏感度。常見的3 種測試結(jié)構(gòu)稱為人體模型、機(jī)器模型和充電器件模型。因ESD產(chǎn)生的原因及其對集成電路放電的方式不同，經(jīng)過統(tǒng)計(jì)，ESD放電模型分下列四類:(1) 人體放電模式 (Human-Body Model, HBM)(2) 機(jī)器放電模式 (Machine Model, MM)(3) 組件充電模式 (Charged-Device Model, CDM)(4) 電場感應(yīng)模式 (Field-Induced Model, FIM)另外還有兩個(gè)測試模型：(5)對于系統(tǒng)級產(chǎn)品測試的IEC電子槍空氣放電模式(6)對于研究設(shè)計(jì)用的TLP模型影響 靜電泄放引起幾種不同形式的電損壞，包括介質(zhì)擊穿、介質(zhì)退化和

33、雪崩誘發(fā)結(jié)漏電。在極端情況中，ESD 放電甚至可以蒸發(fā)金屬層或粉碎體硅。 對連接到柵的管腳，小于50V的電壓幾納秒可擊穿MOS晶體管的柵氧，并不可逆。使晶體管柵和襯底短路。 有時(shí)可能只是介質(zhì)受損，并未擊穿，經(jīng)過長時(shí)間正常工作時(shí)后，發(fā)生失效 結(jié)也可以發(fā)生雪崩擊穿，表現(xiàn)為漏電流增大防護(hù)措施 所有易損壞管腳必須有焊盤連接的ESD保護(hù)結(jié)構(gòu)，但有些大功率器件管腳自身有能力，不需要防護(hù) 連接到小擴(kuò)散區(qū)的管腳需要防護(hù)，因?yàn)閿U(kuò)散結(jié)不夠大，如NPN的發(fā)射結(jié) MOS柵極易發(fā)生ESD損壞，需要特殊保護(hù)靜電放電保護(hù)電路結(jié)構(gòu)靜電放電保護(hù)電路結(jié)構(gòu) 圖圖6.7 圖圖6.8 （書（書166） 天線效應(yīng) 書210 天線效應(yīng)：也

34、叫等離子致?lián)p傷，指暴露的導(dǎo)體可以收集能夠損壞薄柵介質(zhì)的電荷的失效機(jī)制。 當(dāng)大面積的金屬與柵極相連，在金屬刻蝕過程中，其周圍聚集的離子會(huì)使柵電壓增加，導(dǎo)致氧化層擊穿。大面積的多晶硅也有可能出現(xiàn)天線效應(yīng)。 “天線”的導(dǎo)體的面積與所相連的柵氧化層面積的比率。比率越大，就越容易發(fā)生。 經(jīng)驗(yàn)值是300：1。我們可以通過DRC來保證這個(gè)值。隨著工藝技術(shù)的發(fā)展，柵尺寸越來越小，金屬的層數(shù)越來越多，發(fā)生可能性越大防護(hù)措施： 通過插入金屬跳線可以減少該比值。 通過襯底二極管連接金屬。NSD/P外延模擬電路和數(shù)字電路的首要目標(biāo) 模擬電路關(guān)注的是功能1) 電路性能、匹配、速度等2) 沒有EDA軟件能全自動(dòng)實(shí)現(xiàn)，所以

35、需要手工處理數(shù)字電路關(guān)注的是面積1) 什么都是最小化2) Astro、appollo等自動(dòng)布局布線工具 第四部分：版圖設(shè)計(jì)藝術(shù) 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.1 中心思想： 1）使所有的東西盡量理想，使要匹配的器件被相同的 因 素以相同的方式影響。 2）把器件圍繞一個(gè)公共點(diǎn)中心放置為共心布置。甚至把器件在一條直線上對稱放置也可以看作是共心技術(shù)。 2.1）共心技術(shù)對減少在集成電路中存在的熱或工藝的線性梯 度影響非常有效。 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.2 匹配問題3.2.1 差分對、電流鏡3.2.2 誤差3.2.3 工藝導(dǎo)致不匹配1）不統(tǒng)一的擴(kuò)散2）不統(tǒng)一的注入3）CMP后的不完

36、美平面3.2.4 片上變化導(dǎo)致不匹配1）溫度梯度2）電壓變化 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.3 如何匹配1）需要匹配的器件盡量彼此挨近 芯片不同 的地方工作環(huán)境不同，如溫度 2）需要匹配的器件方向應(yīng)相同 工藝刻蝕各向異性 如對MOS器件的影響3）選擇單位器件做匹配 如電阻電容，選一個(gè)中間值作為單位電阻（電容），串并得到其它電阻（電容） 單位電阻電容彼此靠近方向相同放置，相對匹配精度較好4）叉指型結(jié)構(gòu)匹配 5）虛擬器件 使器件的中間部位與邊緣部位所處環(huán)境相同 刻蝕時(shí)不會(huì)使器件自身不同部位不匹配 第四部分：版圖設(shè)計(jì)藝術(shù)6）保證對稱性6.1 軸對稱的布局 6.2 四角交叉布局 6.2.1 緩

37、解熱梯度效應(yīng)和工藝梯度效應(yīng)的影響6.2.2 連線時(shí)也要注意對稱性 同一層金屬 同樣多的瞳孔 同樣長的金屬線6.3 器件之間、模塊之間，盡量讓所有東西布局對稱7）信號線匹配 7.1 差分信號線，彼此靠近，相同長度7.2 寄生效應(yīng)相同，延遲時(shí)間常數(shù)相同，信號上升下降時(shí)間相同8）器件尺寸的選擇8.1 相同的寬度8.2 尺寸大些8.2.1 工藝刻蝕偏差所占的比例小些 第四部分：版圖設(shè)計(jì)藝術(shù)DUMMY管使邊界條件與內(nèi)部相同DUMMY管短路減小寄生貢獻(xiàn)3. 匹配 3.4 MOS管 第四部分：版圖設(shè)計(jì)藝術(shù) 3. 匹配 3.4 MOS管1） 軸對稱匹配 第四部分：版圖設(shè)計(jì)藝術(shù) 3. 匹配 3.4 MOS管 2

38、）匹配金屬連線 第四部分：版圖設(shè)計(jì)藝術(shù)拆為相同數(shù)目的finger排列成：AABBAABB或者ABBAABBA3. 匹配 3.4 MOS管 3）MOS管的匹配 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.4 MOS管 4）中心對稱 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.4 MOS管 5）有相同節(jié)點(diǎn)時(shí) 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.4 MOS管 6）差分的匹配 6.1）一種需要高度匹配的電路技術(shù)就是所謂的差分 邏輯。 6.2）在coms邏輯中，每個(gè)信號只有一條導(dǎo)線來傳送低或高電平，由此來決定邏輯狀態(tài)。 6.3）在差分邏輯中每個(gè)信號有兩條導(dǎo)線，確定在兩條導(dǎo)線上兩個(gè)信號之間的差就告訴了你邏輯狀態(tài)。特

39、別注意匹配問題 第四部分：版圖設(shè)計(jì)藝術(shù)兩MOS管源端相同時(shí)中心對稱實(shí)例 7）差分的匹配版圖（一） 第四部分：版圖設(shè)計(jì)藝術(shù)使用單位電阻3. 匹配 3.5 電阻 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.5 電阻-叉指結(jié)構(gòu) 第四部分：版圖設(shè)計(jì)藝術(shù)使用單位電容3. 匹配 3.6 電容 3.6.1電容匹配 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.6 電容 3.6.2電容匹配 右圖為一個(gè)電容中心版圖的布局。一片容性組由比率為1：2：4：8：16的電容組成，右圖的布局方法使全局誤差被均化。1：2：4：8：16的電容匹配版圖 第四部分：版圖設(shè)計(jì)藝術(shù)3. 匹配 3.7 匹配規(guī)則1）把匹配器件相互靠近放置；2）使器件

40、保持同一個(gè)方向；3）選擇一個(gè)中間值作為你的根器件；4）采用指狀交叉方式；5）用虛設(shè)器件包圍起來；6）四方交叉你的成對器件；7）匹配你布線上的寄生參數(shù)；8）使每一樣?xùn)|西都很對稱；9）使差分布線一致；10）使器件寬度一致；11）總是與你的電路設(shè)計(jì)者交流；12）注意鄰近的器件； 第四部分：版圖設(shè)計(jì)藝術(shù)4. 寄生效應(yīng) 4.1 寄生的產(chǎn)生1）兩種材料之間會(huì)有寄生電容2）電流流過之處會(huì)有寄生電阻3）高頻電路導(dǎo)線具有寄生電感4）器件自身也有寄生效應(yīng)5）影響電路的速度，改變頻響特性 第四部分：版圖設(shè)計(jì)藝術(shù)4.2 寄生電容4.2.1 減小寄生電容的方法 寄生電容金屬線寬金屬長度單位面積電容1）敏感信號線盡量短2

41、）選擇高層金屬走線最高層金屬，離襯底最遠(yuǎn)，單位面積電容最小3）敏感信號彼此遠(yuǎn)離4）不宜長距離一起走線5）電路模塊上盡量不要走線6）繞開敏感節(jié)點(diǎn)寄生電容1） 金屬與襯底之間的平板電容最重要的寄生問題通過襯底耦合到其它電路上2）金屬線之間的平板電容3）金屬線之間的邊緣電容 第四部分：版圖設(shè)計(jì)藝術(shù)4.3 寄生電阻 4.3.1 減小寄生電阻寄生電阻（金屬長度/金屬寬度）方塊電阻1）加大金屬線寬，減小金屬長度 2）如果金屬線太寬，可以采用幾層金屬并聯(lián)走線M1M2M3三層金屬并聯(lián)布線，總的寄生電阻減小1/3每根金屬線都有寄生電阻（對于版圖電流超過0.5mA就應(yīng)該留意它的線寬、drop的影響）電源布線時(shí)尤其

42、要注意 第四部分：版圖設(shè)計(jì)藝術(shù)4.4 減小CMOS器件寄生效應(yīng)將晶體管裂開，用多個(gè)手指（finger）并聯(lián)取代 第四部分：版圖設(shè)計(jì)藝術(shù)4.5 天線效應(yīng) 1）天線效應(yīng)：在工藝干法刻蝕時(shí)會(huì)在晶片表面淀積電荷，暴露的導(dǎo)體可以收集能夠損壞薄柵介質(zhì)的電荷，這種失效機(jī)制稱為等離子致?lián)p傷/天線效應(yīng)。 2）解決天線效應(yīng)的方法：金屬跳層用PN結(jié)將其電荷引入襯底 第四部分：版圖設(shè)計(jì)藝術(shù)4.6 閂鎖效應(yīng) 1. Latch up 是指cmos晶片中, 在電源power VDD和地線GND之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路, 它的存在會(huì)使VDD和GND之間產(chǎn)生大電流。 2. Latch

43、 up 最易產(chǎn)生在易受外部干擾的I/O電路處, 也偶爾發(fā)生在內(nèi)部電路。 3. 隨著IC制造工藝的發(fā)展, 封裝密度和集成度越來越高,產(chǎn)生Latch up的可能性會(huì)越來越大。 4. Latch up 產(chǎn)生的過度電流量可能會(huì)使芯片產(chǎn)生永久性的破壞, Latch up 的防范是IC Layout 的最重要措施之一。 第四部分：版圖設(shè)計(jì)藝術(shù)5. Latch up 的原理分析(一)CMOS INV與其寄生的BJT截面圖寄生BJT形成SCR的電路模型B到c的增益可達(dá)數(shù)百倍 第四部分：版圖設(shè)計(jì)藝術(shù)6. Latch up 的原理分析(二) Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達(dá)數(shù)百倍；Q2是一側(cè)面式的NPN BJT，基極為P substrate，到集電極的增益可達(dá)數(shù)十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。 以上四元件構(gòu)成可控硅（SCR）電路，當(dāng)無外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時(shí)Latch up不會(huì)產(chǎn)生。 當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，會(huì)反饋至另一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通，VDD至GND間形成低抗通路，Latch up由此而產(chǎn)生。 第四部分：版圖設(shè)計(jì)藝術(shù)7. 版圖