武漢理工大學(xué)課設(shè)字符發(fā)生器講解

1、武漢理工大學(xué)硬件描述語言與數(shù)字系統(tǒng)設(shè)計(jì)課程設(shè)計(jì)說明書課程設(shè)計(jì)任務(wù)書學(xué)生姓名： 羅加 專業(yè)班級(jí)： 電子科學(xué)與技術(shù)1301班 指導(dǎo)教師： 梁小宇 工作單位： 信息工程學(xué)院 題 目： 字符發(fā)生器 初始條件：計(jì)算機(jī)；quartus ；fpga試驗(yàn)箱。要求完成的主要任務(wù): 1了解點(diǎn)陣字符的產(chǎn)生和顯示原理。2了解e2prom和16×16點(diǎn)陣led的工作機(jī)理。3. 加強(qiáng)對于總線產(chǎn)生，地址定位的fpga實(shí)現(xiàn)。4. 顯示“武漢理工大學(xué)信息工程學(xué)院電子科學(xué)與技術(shù)羅加”。時(shí)間安排：1、2016 年1月18日分班集中，布置課程設(shè)計(jì)任務(wù)、選題；講解課設(shè)具體實(shí)施計(jì)劃與課程設(shè)計(jì)報(bào)告格式的要求；課設(shè)答疑事項(xiàng)。2、2

2、016年1月19日 至2016年1月21日完成資料查閱、設(shè)計(jì)、制作與調(diào)試；完成課程設(shè)計(jì)報(bào)告撰寫。3、2016 年1月22日提交課程設(shè)計(jì)報(bào)告，進(jìn)行課程設(shè)計(jì)驗(yàn)收和答辯。指導(dǎo)教師簽名： 年 月 日系主任（或責(zé)任教師）簽名： 年 月 日目錄摘要iabstractii緒論11.設(shè)計(jì)內(nèi)容及要求21.1設(shè)計(jì)的主要任務(wù)21.2 設(shè)計(jì)原理22. quartus簡介32.1 quartus 概述32.2 quartus 特點(diǎn)32.3 quartus 的安裝及啟動(dòng)33字符發(fā)生器的原理圖及方法53.1 設(shè)計(jì)思路53.2 各模塊的作用54器件及元件功能74.1 74ls161和兩輸入與非門用來構(gòu)成十三進(jìn)制計(jì)數(shù)器74.2

3、 address模塊84.3分頻器104.4 rom256x16存儲(chǔ)器114.5點(diǎn)陣模塊115 總體設(shè)計(jì)電路126 結(jié)論13參考文獻(xiàn)：16附錄17武漢理工大學(xué)硬件描述語言與數(shù)字系統(tǒng)設(shè)計(jì)課程設(shè)計(jì)說明書摘要在大型商場、車站、碼頭、地鐵站以及各類辦事窗口等越來越多的場所需要用led點(diǎn)陣顯示圖形和漢字。led行業(yè)已成為一個(gè)快速發(fā)展的新興產(chǎn)業(yè)，市場空間巨大，前景廣闊。隨著信息產(chǎn)業(yè)的高速發(fā)展，led顯示作為信息傳播的一種重要手段，已廣泛應(yīng)用于室內(nèi)外等公眾場所，例如戶內(nèi)外公共場所廣告宣傳、機(jī)場車站旅客引導(dǎo)信息、公交車輛報(bào)站系統(tǒng)、證券與銀行信息顯示、餐館報(bào)價(jià)信息豆示、高速公路可變情報(bào)板、體育場館比賽轉(zhuǎn)播、樓宇

4、燈飾、交通信號(hào)燈、景觀照明等。顯然，led顯示已成為城市亮化、現(xiàn)代化和信息化社會(huì)的一個(gè)重要標(biāo)志。 本設(shè)計(jì)基于eda講述了16×16 led漢字點(diǎn)陣顯示的基本原理、硬件組成與設(shè)計(jì)、程序編譯與下載等基本環(huán)節(jié)和相關(guān)技術(shù)。關(guān)鍵字：eda；信息傳播；16×16 led漢字點(diǎn)陣。abstractin the large shopping malls, railway stations, docks, underground station and a variety of things such as window areas need more graphics and charac

5、ter led dot matrix display. led industry has become a fast-growing new industry, a huge market space and bright future. with the rapid development of information industry, led display as an important means of information dissemination, has been widely used in indoor and outdoor services, content and

6、 services needed publicity purposes in public places, public places such as indoor and outdoor advertising, airport station to guide visitors information, public transport vehicles stop announcement systems, securities and banking information display, restaurants offer information bean said highway

7、variable information panels, relay race stadiums, building lighting, traffic lights, landscape lighting. clearly, led lighting display has become a city, modern and information society is an important sign.based on the eda about 16 × 16 led dot matrix display of the basic principles of chi

8、nese characters, hardware and design, compile and download programs and other basic links and related technologies.keywords:eda；information dissemination；16 × 16 led dot-matrix characters。ii緒論一個(gè)漢字，常見的是16×16的點(diǎn)陣，共256個(gè)發(fā)光點(diǎn)。 這些點(diǎn)，并不是同時(shí)發(fā)光的。如果每一瞬間，只有一行發(fā)光，那就需要把整個(gè)的漢字“橫向取?！?，送到顯示屏1；如果每一瞬間，只有一列發(fā)光，那就需要把

9、整個(gè)的漢字“縱向取?！?，送到顯示屏1。1. led的顯示原理： 16×16掃描led點(diǎn)陣的工作原理同8位掃描數(shù)碼管類似。它有16個(gè)共陰極輸出端口,每個(gè)共陰極對應(yīng)有16個(gè)led顯示燈，所以其掃描譯碼地址需4位信號(hào)線（sel0-sel3），其漢字掃描碼由16位段地址（l0-l15）輸入。 通過時(shí)鐘的每列掃描顯示完整漢字。 2. 本試驗(yàn)實(shí)現(xiàn)輸出“武漢理工大學(xué)信息工程學(xué)院電子科學(xué)與技術(shù)羅加”這些漢字。1.設(shè)計(jì)內(nèi)容及要求1.1設(shè)計(jì)的主要任務(wù)設(shè)計(jì)內(nèi)容1了解點(diǎn)陣字符的產(chǎn)生和顯示原理。2了解e2prom和16×16點(diǎn)陣led的工作機(jī)理。3. 加強(qiáng)對于總線產(chǎn)生，地址定位的epld實(shí)現(xiàn)。4.

10、顯示“武漢理工大學(xué)信息工程學(xué)院電子科學(xué)與技術(shù)羅加”。1.2 設(shè)計(jì)原理16×16掃描led點(diǎn)陣的工作原理同8位掃描數(shù)碼管類似。它有16個(gè)共陰極輸出端口，每個(gè)共陰極對應(yīng)有16個(gè)led顯示燈2。所以其掃描譯碼地址需4位信號(hào)線。2864 e2prom存貯器是電可擦除/編程的只讀存貯器，容量為8k×8bit ,有13位并行地址線和8位并行數(shù)據(jù)線，而一個(gè)完整的字符所需的存貯容間為32字節(jié)即32×8 bit，也就是說2864最多可連續(xù)存256個(gè)16×16點(diǎn)陣字形。存貯方式可事先約定好。本設(shè)計(jì)就是要通過epld芯片產(chǎn)生讀時(shí)序，將字形從2864中讀出，然后產(chǎn)生寫時(shí)序，寫入

11、16×16的點(diǎn)陣，使其掃描顯示輸出。2. quartus簡介2.1 quartus 概述quartus 是altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)，是altera公司的第4代可編程邏輯器件集成開發(fā)環(huán)境，提供了從設(shè)計(jì)輸入到器件編程的全部功能，與max+plus 相比，quartus 設(shè)計(jì)軟件增加了網(wǎng)絡(luò)編輯功能，提升了調(diào)試能力，解決了潛在的設(shè)計(jì)延遲，同時(shí)其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，受到數(shù)字系統(tǒng)設(shè)計(jì)者的普遍歡迎。2.2 quartus 特點(diǎn)quartus 可以產(chǎn)生并識(shí)別edif網(wǎng)表文件、vhdl網(wǎng)表文件和verilog hdl網(wǎng)表文件，為第三方eda工具提供了方

12、便的接口。quartus 支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，包括支持基于internet的協(xié)作設(shè)計(jì)，與cadence,exemplarlogic,mentorgraphics,synopsys和synplicity等eda供應(yīng)商的開發(fā)工具相兼容。quartus 作為一種設(shè)計(jì)環(huán)境，除支持altera的apex 20ke，apex 20kc，apex，arm的excalibur嵌入式處理器方案，mercury,flex10ke和acex1k之外，還支持max3000a和max7000系列乘積項(xiàng)器件3。quartus 增加了一個(gè)新的快速適配編譯選項(xiàng)，可縮短50%的編譯時(shí)間?？焖龠m配功能保留了最佳性能的

13、設(shè)置，加快了編譯過程，編譯速度更快，對設(shè)計(jì)性能的影響最小。2.3 quartus 的安裝及啟動(dòng)開始安裝，雙擊quarters 安裝包中setup.exe，單擊下一步即可順利完成。雙擊quarters 桌面快捷方式，即可打開如下圖2.1所示quarters 設(shè)計(jì)軟件界面。圖2.1 quarters 設(shè)計(jì)軟件界面3字符發(fā)生器的原理圖及方法時(shí)鐘脈沖分頻器地址計(jì)數(shù)器rom存儲(chǔ)器address16x16點(diǎn)陣顯示器1hz脈沖圖3.1 字符發(fā)生器的方框圖3.1 設(shè)計(jì)思路字符要用16x16點(diǎn)陣顯示所以涉及到行列的顯示，根據(jù)字符將16x16點(diǎn)陣中所需點(diǎn)亮的二極管的內(nèi)容存儲(chǔ)到rom存儲(chǔ)器中，同時(shí)列依次掃描，計(jì)數(shù)器

14、對16x16點(diǎn)陣顯示器的行進(jìn)行循環(huán)計(jì)數(shù)。3.2 各模塊的作用此電路由分頻器，十三進(jìn)制計(jì)數(shù)器，rom存儲(chǔ)器，地址計(jì)數(shù)器組成。分頻器的作用是將50mhs的信號(hào)分為25khz信號(hào)，提供給地址計(jì)數(shù)器與rom存儲(chǔ)器作為所需的時(shí)鐘信號(hào)。地址計(jì)數(shù)器的作用是在時(shí)鐘信號(hào)作用下，將從rom中讀出的信號(hào)對應(yīng)正確的位置上的數(shù)值顯示在點(diǎn)陣上。reset是復(fù)位端，起復(fù)位作用，低電平時(shí)起作用。輸出端qout15.0對應(yīng)點(diǎn)陣上的l0l15，為點(diǎn)陣的行驅(qū)動(dòng)信號(hào)輸出， ad3.0對應(yīng)點(diǎn)陣上的列，隨著ad3.0的增加依次對列掃描。十三位進(jìn)制計(jì)數(shù)器的輸出與地址計(jì)數(shù)器的輸出共同作用在rom的輸入，由此決定qout15.0的輸出，使得輸

15、出字符循環(huán)顯示。此十三進(jìn)制計(jì)數(shù)器是由74ls161實(shí)現(xiàn)。rom是一個(gè)rom256x16的存儲(chǔ)數(shù)據(jù)的具有讀寫功能的存儲(chǔ)器，設(shè)計(jì)中存儲(chǔ)著“武漢理工大學(xué)信息工程學(xué)院電子科學(xué)與技術(shù)羅加”這二十一個(gè)字，在ad7.0輸入相應(yīng)地址時(shí)讀取rom256x16中相應(yīng)的數(shù)據(jù)然后后經(jīng)q15.0輸出。主要功能是存儲(chǔ)數(shù)據(jù)。圖3.2 點(diǎn)陣原理圖 4器件及元件功能4.1 74ls161和兩輸入與非門用來構(gòu)成十三進(jìn)制計(jì)數(shù)器圖4.1 器件圖ldn：同步置數(shù)端 ； ent/ enp：使能信號(hào)控制端 ； clrn：異步置零端； clk：時(shí)鐘信號(hào)輸入端 ； a .b. c. d：輸入端;rco：進(jìn)位信號(hào)輸出端; qa .qb. qc.

16、 qd：輸出端。74ls161為同步可預(yù)置數(shù)四位二進(jìn)制計(jì)數(shù)器。圖4.2 74ls161內(nèi)部結(jié)構(gòu)表4.1 74ls161功能表clkclrnldnentenp工作狀態(tài)x0xxx置零10xx預(yù)置數(shù)1111計(jì)數(shù)x1100保持x11xx保持圖4.3十三進(jìn)制加法計(jì)數(shù)器原理圖圖4.4 波形仿真圖4.2 address模塊圖4.5 address模塊原理圖clk為時(shí)鐘信號(hào)輸入端；reset為復(fù)位端，低電平有效；din15.0為接受rom數(shù)據(jù)的端口；ad3.0為點(diǎn)陣顯示器的列驅(qū)動(dòng)信號(hào)；qout15.0為行驅(qū)動(dòng)信號(hào)。clk1為掃描時(shí)鐘信號(hào)，控制掃描速度的快慢，當(dāng)reset復(fù)位端為高電平情況下（即不起作用時(shí)），脈

17、沖上升沿到來時(shí)，ad計(jì)數(shù)掃描信號(hào)端依次選中點(diǎn)陣的各列，din輸入存儲(chǔ)器中的數(shù)據(jù)，qout依次輸出，在點(diǎn)陣上掃描顯示生成地址選擇的設(shè)計(jì)程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder is port(clk,reset:in std_logic; din :in std_logic_vector(15 downto 0); ad :out std_logic_vector(3 downto 0); qout :out std_logic_vector(15 downto

18、0);end adder;architecture a of adder isbegin process(clk,din,reset) variable q1:std_logic_vector(3 downto 0):="0000" begin if clk'event and clk='1' then if reset='0'or(q1="1111")then q1:="0000" else q1:=q1+1; end if; qout<=din; end if; ad<=q1;

19、end process;end a; 圖4.6 仿真波形4.3分頻器圖4.7分頻器生成分頻器div的設(shè)計(jì)程序library ieee; -分頻器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin is port(clkin: in std_logic; clkout: out std_logic);end entity;architecture behav of fenpin issignal cnt17 :std_logic_vector(16 downto 0); begin process(c

20、lkin) begin if rising_edge(clkin) then cnt17<=cnt17+1; end if; clkout<=cnt17(16); end process;end behav;圖4.8 分頻仿真4.4 rom256x16存儲(chǔ)器圖4.9 rom256x16存儲(chǔ)器存入rom的數(shù)據(jù)width=16;depth=256;4.5點(diǎn)陣模塊本模塊使用的16*16 點(diǎn)陣，這樣就可以方便顯示漢字。點(diǎn)陣模塊實(shí)際上是 16*16個(gè)led 組成的，每一行陰極連在一起，每一列的陽極也連在一起，這樣就有了16個(gè)陰極端和16個(gè)陽極端。通過這32個(gè)端口就可以任意控制一個(gè)led 點(diǎn)的

21、亮和滅5。為了減少 fpga管腳的占用，我們將列信號(hào)設(shè)置成動(dòng)態(tài)掃描的形式，用一個(gè) 4-16譯碼器74154 來控制列信號(hào)。4-16譯碼器74154和點(diǎn)陣模塊對應(yīng)的 io管腳已經(jīng)在電路板上標(biāo)注，具體引腳見表4.2和表4.3。表4.2 74154引腳說明列輸入的4-16譯碼器名稱管腳aac18bad17cak16dak19表4.3 點(diǎn)陣模塊引腳說明行輸入引腳對應(yīng)實(shí)驗(yàn)箱上名稱管腳hin1aj17hin2ah18hin3ag16hin4af16hin5aa18hin6ae17hin7ah19hin8ah20hin9ad19hin10ae18hin11af20hin12af19hin13af18hin1

22、4ag18hin15aj21hin16ag205 總體設(shè)計(jì)電路圖5.1 總體設(shè)計(jì)原理圖圖5.2 仿真波形工作情況輸入十六進(jìn)制計(jì)數(shù)器變?yōu)槭M(jìn)制計(jì)數(shù)器，在輸入時(shí)鐘信號(hào)作用下輸出0000-1100的地址數(shù)據(jù)再和adder的輸出端adder3.0共同作為了rom的輸入端，控制rom中各數(shù)據(jù)的輸出，然后數(shù)據(jù)從q15.0輸出到adder中，經(jīng)過列循環(huán)掃描ad3.0， qout15.0同時(shí)輸出到16x16點(diǎn)陣上。兩頻率必須相差一定數(shù)值。從波形仿真圖中可以得到：adder每變化十六下，輸出qout變化十六次，即一個(gè)字輸出的整個(gè)過程。模塊間的連接關(guān)系1、硬件連接將clk1端接時(shí)鐘輸出，并使輸入頻率約為25kh

23、z時(shí)鐘信號(hào)，clk端接另一時(shí)鐘輸出，并使輸入頻率是100hz時(shí)鐘信號(hào);qout15.0分別接點(diǎn)陣顯示模塊的l15l0，ad3.0分別接點(diǎn)陣顯示模塊的sel3sel0。clk對應(yīng)io3,用導(dǎo)線連接io3與clk_out,調(diào)節(jié)sw17sw20使clk_out輸出所需頻率。reset對應(yīng)cpu板的reset復(fù)位按鍵。四位功能選擇位vga3.0設(shè)置為0110。2、管腳說明（1）ad3.0為列地址控制，定義在4位地址線上。（2）qout15.0為行數(shù)據(jù)輸出，定義在16位數(shù)據(jù)總線上。（3）vga3.0為功能選擇管腳，vga=0110,表示16x16led點(diǎn)陣顯示功能選取，16位數(shù)據(jù)總線作為點(diǎn)陣的行值，4位

24、地址對應(yīng)列值編碼。 （4）clk為輸入時(shí)鐘頻率端口，定義在ep1c12板上的50mhz晶振上。6 結(jié)論通過這次設(shè)計(jì)性實(shí)驗(yàn)，我覺得培養(yǎng)自己的獨(dú)立分析問題和解決問題的能力才是關(guān)鍵。培養(yǎng)這種能力的前提是對每次實(shí)驗(yàn)都有一個(gè)好的態(tài)度。通過這次eda課程設(shè)計(jì)，我掌握了系統(tǒng)的數(shù)學(xué)電子設(shè)計(jì)的方法，熟悉使用調(diào)試適配的具體操作方法。在設(shè)計(jì)過程中我們遇到了許多問題，在老師的耐心的指導(dǎo)和我自己的努力下，最終我克服了各種問題，取得了成功。但是我也發(fā)現(xiàn)了一些問題，發(fā)現(xiàn)了這自己的不足，在課程設(shè)計(jì)方面自己的一些欠缺。如程序的正確性和完整性，仿真圖的正確性，以及管腳的連接等?？傊?，這次設(shè)計(jì)使我掌握了很多有用的經(jīng)驗(yàn)，也學(xué)到了很多

25、在課本上學(xué)不到的知識(shí)和一些操作技巧，為以后的學(xué)習(xí)和工作打下了堅(jiān)實(shí)的基礎(chǔ)，感謝學(xué)校給我們這么一個(gè)機(jī)會(huì)，讓我們自身得到了鍛煉，也感謝老師在此期間，對我們的耐心教導(dǎo)。參考文獻(xiàn)：1宋嘉玉，孫麗霞eda實(shí)用技術(shù)北京：人民郵電出版社，2006.12 2齊洪喜，陸穎vhdl電路設(shè)計(jì)實(shí)用技術(shù)北京：清華大學(xué)出版社，2004.53章彬宏eda應(yīng)用技術(shù)北京：北京理工大學(xué)出版社，2007.74漢澤西eda技術(shù)及其應(yīng)用北京：北京航空航天大學(xué)出版社，2004.55譚會(huì)生eda技術(shù)基礎(chǔ)長沙：湖南大學(xué)出版社，2004.8附錄library ieee;use ieee.std_logic_1164.all;entity bit

26、map isport(clock:in std_logic; hang_1:out std_logic_vector(15 downto 0); lie_1:out std_logic_vector(3 downto 0);end bitmap;architecture one of bitmap iscomponent fenpin port(clk:in std_logic; out_saomiao:out std_logic);end component;component bitmap_hang port(clk:in std_logic; hang:out std_logic_vec

27、tor(15 downto 0); end component;component bitmap_lieport(clk1:in std_logic; lie:out std_logic_vector(3 downto 0);end component;signal a:std_logic;begin u1:fenpin port map(clk=>clock,out_saomiao=>a); u2:bitmap_hang port map(clk=>a,hang=>hang_1); u3:bitmap_lie port map(clk1=>a,lie=>l

28、ie_1); end one;library ieee; -hanguse ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bitmap_hang isport(clk:in std_logic; hang:out std_logic_vector(15 downto 0);end bitmap_hang;architecture one of bitmap_hang isbegin process(clk) variable a:integer range 0 to 15; variable b:integer:=

29、0; variable c:integer:=0; begin if clk'event and clk='1' then a:=a+1; b:=b+1; if b=100 then b:=0; c:=c+1; if c=320 then c:=0; end if; end if;end if; case a+c is when 0=> hang<="1111110111111111" -武 when 1=> hang<="1111010101111111" when 2=> hang<=&qu

30、ot;1110110100000011" when 3=> hang<="1110110111110111" when 4=> hang<="1111110110111111" when 5=> hang<="1000000000000000" when 6=> hang<="1111110111111111" when 7=> hang<="1111110111011111" when 8=> hang<=&qu

31、ot;1111110111011111" when 9=> hang<="1111110100011011" when 10=>hang<="1111101111011011" when 11=>hang<="1011101111011011" when 12=>hang<="1011011111011011" when 13=>hang<="1010111000011011" when 14=>hang<=&qu

32、ot;1001111111110000" when 15=>hang<="1011111111111101" when 16=>hang<="1111111111111111" -漢 when 17=>hang<="1110000000011011" when 18=>hang<="1110111110110111" when 19=>hang<="1110111110110111" when 20=>hang<=

33、"1110111110111110" when 21=>hang<="1111011101111101" when 22=>hang<="1111011101101101" when 23=>hang<="1111011101101111" when 24=>hang<="1111101011110111" when 25=>hang<="1111101011110111" when 26=>hang<=

34、"1111110110111000" when 27=>hang<="1111110111111011" when 28=>hang<="1111101011111011" when 29=>hang<="1111011101111011" when 30=>hang<="1110111110111011" when 31=>hang<="1001111111001111" when 32=>hang<=

35、"1111111111111111" -理 when 33=>hang<="1100000001111111" when 34=>hang<="1101101101000000" when 35=>hang<="1101101101110111" when 36=>hang<="1100000001110111" when 37=>hang<="1101101101110111" when 38=>hang&l

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