數(shù)字邏輯第5章

1、2021-10-311學(xué)習(xí)要求：學(xué)習(xí)要求： 了解時(shí)序電路（時(shí)序邏輯電路）的基本結(jié)構(gòu)、分類和常用的描述方法； 熟悉各種鎖存器、觸發(fā)器的功能和使用方法； 熟悉狀態(tài)圖建立，了解狀態(tài)簡化和狀態(tài)分配； 熟練掌握同步時(shí)序機(jī)分析和設(shè)計(jì)的基本方法；第第 5 5章章 時(shí)序電路時(shí)序電路2021-10-312習(xí)題習(xí)題 5.3 5.6 5.8 5.10 5.14 5.15 5.16 5.25 第第5 5章章 時(shí)序電路（續(xù)）時(shí)序電路（續(xù)）2021-10-313l 時(shí)序邏輯電路的輸出不僅取決于當(dāng)前的輸入，而且取決于過去的輸入序列，在時(shí)間上可能要倒回到任意遠(yuǎn)去。5.1 5.1 時(shí)序電路的定義時(shí)序電路的定義l過去的輸入已經(jīng)不

2、復(fù)存在，因此必須使用記憶方式記錄過去的事情；l時(shí)序電路的狀態(tài)是一個(gè)變量集合，這些變量在任意時(shí)刻的值都包含了當(dāng)時(shí)為確定電路的未來行為而必須考慮的所有的歷史信息；l給定當(dāng)前狀態(tài)，可以由當(dāng)前輸入確定下一個(gè)狀態(tài)；l通常狀態(tài)的個(gè)數(shù)是有限的，故有時(shí)也將時(shí)序電路稱為有限狀態(tài)機(jī)（finite-state machine，F(xiàn)SM）；l使用時(shí)序邏輯，往往可以使電路變得更簡單。2021-10-3145.1 5.1 時(shí)序電路的定義（續(xù)）時(shí)序電路的定義（續(xù)）l 組合電路與存儲(chǔ)元件一起構(gòu)成時(shí)序電路l某一時(shí)刻存儲(chǔ)元件中的二進(jìn)制信息稱為該時(shí)刻存儲(chǔ)元件的狀態(tài)（state）l時(shí)序電路的輸出不僅是輸入的函數(shù)，還是當(dāng)前狀態(tài)的函數(shù)l時(shí)

3、序電路可以由輸入、內(nèi)部狀態(tài)和輸出序列完全確定l時(shí)序電路可分為兩大類：同步時(shí)序電路與異步時(shí)序電路2021-10-3155.1 5.1 時(shí)序電路的定義（續(xù)）時(shí)序電路的定義（續(xù)）l 信息存儲(chǔ)元件邏輯結(jié)構(gòu)CMOS SRAMCMOS SRAM結(jié)構(gòu)單元結(jié)構(gòu)單元緩沖器緩沖器用雙反相器構(gòu)成的存儲(chǔ)結(jié)構(gòu)用雙反相器構(gòu)成的存儲(chǔ)結(jié)構(gòu)信息不可改寫信息不可改寫帶反饋的緩沖器可保持信息不變帶反饋的緩沖器可保持信息不變2021-10-3165.1 5.1 時(shí)序電路的定義（續(xù)）時(shí)序電路的定義（續(xù)）l同步鐘控時(shí)序電路l同步時(shí)序電路通過時(shí)鐘發(fā)生器產(chǎn)生周期性時(shí)鐘脈沖來實(shí)現(xiàn)同步l存儲(chǔ)元件的輸出僅在出現(xiàn)時(shí)鐘脈沖時(shí)發(fā)生變化l應(yīng)用廣、容易設(shè)計(jì)

4、l觸發(fā)器（flip-flop）是能存儲(chǔ)一位二進(jìn)制信息位的存儲(chǔ)元件，且具有定時(shí)特性。2021-10-3175.2 5.2 鎖存器鎖存器l鎖存器(latch)是最基本的存儲(chǔ)元件，觸發(fā)器是由鎖存器構(gòu)成的l 鎖存器不斷監(jiān)測(cè)其輸入，并獨(dú)立于時(shí)鐘信號(hào)可在任何時(shí)刻改變輸出。被監(jiān)測(cè)的輸入信號(hào)可以是低電平（0）或高電平（1）。當(dāng)被監(jiān)測(cè)的電平出現(xiàn)時(shí)，鎖存器將其鎖住，并不再發(fā)生變化。l 觸發(fā)器的輸出只會(huì)在時(shí)鐘信號(hào)所確定的時(shí)刻（上升沿或下降沿）發(fā)生變化，其值由輸入決定，并保持到下一個(gè)時(shí)刻。2021-10-3185.2.1 SR5.2.1 SR和和S S R R 鎖存器鎖存器lSR鎖存器lQ=1，Q =0為置位狀態(tài)lQ

5、=0，Q =1為復(fù)位狀態(tài)lS、R不能同時(shí)為1或非門或非門2021-10-3195.2.1 SR5.2.1 SR和和S S R R 鎖存器鎖存器- -續(xù)續(xù)lSR鎖存器邏輯模擬圖lSR鎖存器與非門與非門2021-10-31105.2.1 SR5.2.1 SR和和S S R R 鎖存器鎖存器- -續(xù)續(xù)l帶控制輸入的SR鎖存器2021-10-31115.2.2 D5.2.2 D鎖存器鎖存器l D鎖存器解決了S-R觸發(fā)器兩個(gè)輸入端同時(shí)有效時(shí)所存在的問題l兩個(gè)輸入：D（數(shù)據(jù)信號(hào)）與C（控制信號(hào)）lD鎖存器可以存儲(chǔ)數(shù)據(jù)信息，所以命名為D（data）鎖存器2021-10-3112輸入變化時(shí)不能關(guān)門輸入變化時(shí)不

6、能關(guān)門關(guān)門時(shí)不許輸入變化關(guān)門時(shí)不許輸入變化5.2.2 D5.2.2 D鎖存器鎖存器( (續(xù)續(xù)) )2021-10-31135.3 5.3 觸發(fā)器觸發(fā)器l 鎖存器是透明的，當(dāng)控制信號(hào)有效時(shí)，從輸出端可看到數(shù)據(jù)輸入端的值。l當(dāng)鎖存器作為存儲(chǔ)元件時(shí)，在時(shí)鐘有效時(shí)，鎖存器的狀態(tài)會(huì)不斷隨輸入變化而變化，導(dǎo)致狀態(tài)不可預(yù)測(cè)。l單一時(shí)鐘控制的鎖存器的輸出端不能直接或經(jīng)由組合邏輯電路連接到自身或其它鎖存器輸入端l鎖存器的問題改進(jìn)：主從觸發(fā)改進(jìn)：主從觸發(fā)器器邊沿觸發(fā)器邊沿觸發(fā)器l觸發(fā)器的構(gòu)成原則：保證單一時(shí)鐘信號(hào)時(shí)電路仍然能正確工作l 消除鎖存器的透明性，在輸出信號(hào)改變前，輸入與輸出的通道被切斷l(xiāng)觸發(fā)器的狀態(tài)不會(huì)

7、發(fā)生多次改變2021-10-31145.3.1 5.3.1 主從式觸發(fā)器主從式觸發(fā)器l兩個(gè)SR鎖存器與一個(gè)反相器構(gòu)成的SR主從式觸發(fā)器主從式工主從式工作過程作過程狹窄脈沖，碰巧正確狹窄脈沖，碰巧正確狹窄脈沖，狀態(tài)錯(cuò)誤狹窄脈沖，狀態(tài)錯(cuò)誤S,RS,R都為都為1 1，鎖存器狀態(tài)未知，鎖存器狀態(tài)未知l注意電路 的時(shí)延也稱為脈沖觸發(fā)器2021-10-31155.3.2 5.3.2 邊沿觸發(fā)器邊沿觸發(fā)器l主從式D觸發(fā)器（邊沿觸發(fā)器），只在時(shí)鐘信號(hào)跳變時(shí)觸發(fā)下降沿D觸發(fā)器上升沿D觸發(fā)器2021-10-3116主主從從l 克服D鎖存器的“空翻”5.3.2 5.3.2 邊沿觸發(fā)器（續(xù)）邊沿觸發(fā)器（續(xù)）2021-

8、10-3117主主從從5.3.2 5.3.2 邊沿觸發(fā)器（續(xù)）邊沿觸發(fā)器（續(xù)）2021-10-31185.3.3 5.3.3 標(biāo)準(zhǔn)圖形符號(hào)標(biāo)準(zhǔn)圖形符號(hào)0 0觸觸發(fā)發(fā)正脈沖正脈沖負(fù)脈沖負(fù)脈沖上升沿上升沿下降沿下降沿負(fù)脈沖負(fù)脈沖觸發(fā)觸發(fā)動(dòng)態(tài)指示符，動(dòng)態(tài)指示符，表示邊沿跳變表示邊沿跳變負(fù)邊沿跳變負(fù)邊沿跳變延時(shí)輸出指延時(shí)輸出指標(biāo)器，信號(hào)標(biāo)器，信號(hào)在脈沖結(jié)尾在脈沖結(jié)尾改變改變2021-10-31195.3.4 5.3.4 直接輸入直接輸入l異步直接輸入端可將觸發(fā)器設(shè)置初始狀態(tài)，獨(dú)立于時(shí)鐘輸入l直接置位l直接復(fù)位帶置位與復(fù)位的下降沿D觸發(fā)器IEEE標(biāo)準(zhǔn)符號(hào)2021-10-31205. 4 5. 4 時(shí)序電

9、路分析時(shí)序電路分析l 同步時(shí)序電路：有一個(gè)統(tǒng)一的時(shí)鐘控制著電路狀態(tài)改變的時(shí)間。l 對(duì)一個(gè)給定的同步時(shí)序電路，研究在一系列輸入信號(hào)作用下，電路的狀態(tài)和輸出如何發(fā)生變化，進(jìn)而說明該電路的邏輯功能。要求作出電路的狀態(tài)表，畫出狀態(tài)圖或時(shí)間圖，并作出功能評(píng)述。l 電路分析是學(xué)習(xí)電路知識(shí)的重要方法，通過分析可取眾家之長。2021-10-31215.4.1 5.4.1 輸入方程輸入方程l時(shí)序電路是由觸發(fā)器和組合邏輯電路構(gòu)成l 為觸發(fā)器產(chǎn)生輸入信號(hào)的組合電路部分可以用布爾函數(shù)描述，稱為觸發(fā)器輸入方程XBAYXADBXAXDBA)(觸發(fā)器的輸出觸發(fā)器的輸出做下標(biāo)做下標(biāo)2021-10-31225.4.2 5.4.

10、2 狀態(tài)表狀態(tài)表當(dāng)前狀態(tài)B0000111101010000下一狀態(tài)YABAX00110011010101010001010100101010輸入輸出l時(shí)序電路的輸入、輸出和觸發(fā)器之間的功能關(guān)系可以用狀態(tài)表列舉出來BXAXDtAA ) 1(XADtBB ) 1(XBXAY次態(tài)0 00 11 11 0現(xiàn) 態(tài) X=0X=1X=0X=1輸出A BA BA BYY000000000111110001110000l二維狀態(tài)表2021-10-3123次態(tài)0 00 11 11 0現(xiàn) 態(tài) X=0X=1X=0X=1輸出A BA BA BYY0000000001111100011100005.4.2 5.4.2 狀

11、態(tài)表狀態(tài)表( (續(xù)續(xù)) )lMealy型電路：輸出依賴于當(dāng)前狀態(tài)與輸入lMoore型電路：輸出只依賴于當(dāng)前狀態(tài)YXADA2021-10-3124x1z1xnzmyry1Y1Yl組合電路存儲(chǔ)器件時(shí)鐘l時(shí)序電路類型l Mealy電路：輸出取決于當(dāng)前狀態(tài)和輸入5.4.2 5.4.2 狀態(tài)表狀態(tài)表( (續(xù)續(xù)) )2021-10-3125l Moore機(jī)：輸出僅（直接）取決于當(dāng)前狀態(tài)時(shí)鐘x1組合電路xnyry1Y1Ylz1zm存儲(chǔ)器件組合電路5.4.2 5.4.2 狀態(tài)表狀態(tài)表( (續(xù)續(xù)) )2021-10-3126l 在高速電路中，希望狀態(tài)機(jī)盡快產(chǎn)生輸出。對(duì)于Moore機(jī)來說，這可以通過對(duì)狀態(tài)進(jìn)行適當(dāng)

12、地編碼來實(shí)現(xiàn)。5.4.2 5.4.2 狀態(tài)表狀態(tài)表( (續(xù)續(xù)) )2021-10-31275.4.2 5.4.2 狀態(tài)表狀態(tài)表( (續(xù)續(xù)) )l 對(duì)于Mealy機(jī)，可采用流水線結(jié)構(gòu)加快輸出的速度。當(dāng)前時(shí)鐘周期內(nèi)的輸出取決于前一個(gè)時(shí)鐘周期內(nèi)的狀態(tài)和輸入。同時(shí)進(jìn)行同時(shí)進(jìn)行2021-10-31285.4.3 5.4.3 狀態(tài)圖狀態(tài)圖Mealy型電路狀態(tài)圖Moore型電路狀態(tài)圖2021-10-3129l 狀態(tài)圖和狀態(tài)表是用來表示同步狀態(tài)機(jī)的輸入、輸出、狀態(tài)之間關(guān)系的兩種常用工具。yx/zy*現(xiàn)態(tài)次態(tài) / 輸出輸入xyy*/zy/zxy*z現(xiàn)態(tài)次態(tài)輸入xyy*輸出z5.4.3 5.4.3 狀態(tài)圖（續(xù)）狀

13、態(tài)圖（續(xù)）2021-10-3130RS0100, 1000, 0101100101D100100, 01JK10, 1101, 1100, 10l 幾種鎖存器的狀態(tài)圖l 對(duì)于RS鎖存器，輸入組合RS=11沒有出現(xiàn)5.4.3 5.4.3 狀態(tài)圖（續(xù)）狀態(tài)圖（續(xù)）2021-10-3131ACB0/01/00/00/01/01/1例：例：某Mealy 型狀態(tài)機(jī)的狀態(tài)表和狀態(tài)圖現(xiàn) 態(tài)次態(tài) / 輸出(y*/z)x = 0yA / 0A / 0B / 0 x = 1B / 0C / 0A / 1ABC5.4.3 5.4.3 狀態(tài)圖（續(xù)）狀態(tài)圖（續(xù)）2021-10-3132例：例：某Moore 型狀態(tài)機(jī)的狀

14、態(tài)表和狀態(tài)圖現(xiàn) 態(tài)次 態(tài) y*x = 0yCBBx = 1ABC輸 出zBCA0101C/0A/0B/1001105.4.3 5.4.3 狀態(tài)圖（續(xù)）狀態(tài)圖（續(xù)）2021-10-31335.4.3 5.4.3 狀態(tài)圖（續(xù)）狀態(tài)圖（續(xù)）l 等價(jià)狀態(tài)：對(duì)于每個(gè)可能的輸入序列，輸出響應(yīng)序列相同l 例5-1 等價(jià)狀態(tài)描述110/100100/11/01000101/00/1狀態(tài)10與11等價(jià)，可合并為一個(gè)狀態(tài),暫取名為N0100N1/00/1N00N1/00/1狀態(tài)01與N等價(jià)，說明10、11、01這3個(gè)狀態(tài)等價(jià),10,11這兩個(gè)狀態(tài)可以去掉，原狀態(tài)圖可簡化為2個(gè)狀態(tài)00010/11/00/01/02

15、021-10-31345.4.3 5.4.3 狀態(tài)圖（續(xù)）狀態(tài)圖（續(xù)）l 一般Mealy與Moore電路不混合使用，實(shí)際設(shè)計(jì)中混合使用可以帶來方便l 例5-2 混合的Mealy與Moore輸出00011/00/000/001102021-10-31355.4.4 5.4.4 時(shí)序電路模擬時(shí)序電路模擬l 時(shí)序模擬的特殊問題l 輸入向量的時(shí)序：輸入向量必須按一定的順序加載l電路的初始化：采用一些方法使電路進(jìn)入一個(gè)已知狀態(tài)l觀察電路狀態(tài)驗(yàn)證正確性l 功能模擬（function simulation） 判斷驗(yàn)證電路的功能，電路元件沒有延時(shí)l 定時(shí)模擬（timing simulation） 電路元件都有

16、實(shí)際延時(shí)，驗(yàn)證定時(shí)操作下電路的行為是否正確l 功能模擬中輸入的時(shí)機(jī)與狀態(tài)輸出觀察的時(shí)機(jī)l輸入信號(hào)應(yīng)該在時(shí)鐘的上升沿到達(dá)前改變，最好是時(shí)鐘周期的早期 l狀態(tài)變量與輸出信號(hào)值最遲應(yīng)該在時(shí)鐘上升沿達(dá)到前恰好達(dá)到最終值2021-10-31365.4.4 5.4.4 時(shí)序電路模擬（續(xù)）時(shí)序電路模擬（續(xù)）在時(shí)鐘周期在時(shí)鐘周期100%100%處前處前觀察狀態(tài)與輸出觀察狀態(tài)與輸出輸入最好在時(shí)鐘信號(hào)輸入最好在時(shí)鐘信號(hào)的早期發(fā)生改變的早期發(fā)生改變2021-10-3137l時(shí)序電路分析的3個(gè)基本步驟：l 確定下一狀態(tài)函數(shù)F和輸出函數(shù)G；l 用F和G構(gòu)造出狀態(tài)表（已知觸發(fā)器） ；l 畫出狀態(tài)圖。5.4.4 5.4.4

17、 時(shí)序電路模擬（續(xù)）時(shí)序電路模擬（續(xù)）2021-10-3138l 例：分析下面使用D觸發(fā)器的狀態(tài)機(jī)2021-10-3139次態(tài)/輸出0 00 11 11 0現(xiàn) 態(tài) Q1 Q0 EN = 0EN = 100/001/011/010/001/010/000/111/0此狀態(tài)機(jī)為何物？5.4.4 5.4.4 時(shí)序電路模擬（續(xù)）時(shí)序電路模擬（續(xù)）2021-10-3140l 例：分析下面使用J-K觸發(fā)器的狀態(tài)機(jī)5.4.4 5.4.4 時(shí)序電路模擬（續(xù)）時(shí)序電路模擬（續(xù)）2021-10-3141次態(tài)/輸出0 00 11 11 0現(xiàn) 態(tài) Q1 Q0 XY=00XY=0100/001/011/010/010/

18、111/010/000/001/010/000/111/010/111/010/100/0XY=11XY=10令A(yù)=00，B=01，C=10，D=115.4.4 5.4.4 時(shí)序電路模擬（續(xù)）時(shí)序電路模擬（續(xù)）2021-10-3142l 例：時(shí)間圖的做法擬定一個(gè)典型輸入序列： x = 01011101設(shè)初始狀態(tài) y2 y1= 00做出狀態(tài)響應(yīng)序列和輸出響應(yīng)序列為： CP: 1 2 3 4 5 6 7 8 x: 0 1 0 1 1 1 0 1 y2: 0 0 0 1 0 0 0 1 y1: 0 0 1 0 1 1 1 0 y2*: 0 0 1 0 0 0 1 0 y1*: 0 1 0 1 1 1

19、 0 1 z: 0 0 0 1 0 0 0 1次態(tài)/輸出0 00 11 11 0現(xiàn) 態(tài) y2 y1 x = 0 x = 100/010/000/000/001/001/001/001/1000110111/0 x/z0/00/00/01/01/10/01/05.4.4 5.4.4 時(shí)序電路模擬（續(xù)）時(shí)序電路模擬（續(xù)）2021-10-3143 CP: 12345678 x: 01011101 y2: 00010001 y1: 00101110 y2*: 00100010 y1*: 01011101 z: 00010001功能說明：該電路是一個(gè)101序列檢測(cè)器。CPxy2y1Z12346785負(fù)邊

20、沿觸發(fā)負(fù)邊沿觸發(fā)5.4.4 5.4.4 時(shí)序電路模擬（續(xù)）時(shí)序電路模擬（續(xù)）2021-10-31445.5 5.5 時(shí)序電路設(shè)計(jì)時(shí)序電路設(shè)計(jì)時(shí)鐘x1組合電路xnyry1Y1Ylz1zm存儲(chǔ)器件組合電路觸發(fā)器的最小個(gè)數(shù)由觸發(fā)器的最小個(gè)數(shù)由電路的狀態(tài)數(shù)決定電路的狀態(tài)數(shù)決定NN個(gè)觸發(fā)器表示個(gè)觸發(fā)器表示2 2n n個(gè)狀個(gè)狀態(tài)態(tài)組合電路為觸發(fā)器提供輸入組合電路為觸發(fā)器提供輸入信號(hào)或電路的輸出。信號(hào)或電路的輸出。由觸發(fā)器的輸入方程以及電由觸發(fā)器的輸入方程以及電路的輸出方程可獲取組合電路的輸出方程可獲取組合電路邏輯路邏輯2021-10-31455.5.1 5.5.1 設(shè)計(jì)步驟設(shè)計(jì)步驟l 規(guī)格說明：先寫出電路

21、的規(guī)格說明l 形式化：從問題的陳述得到狀態(tài)圖或狀態(tài)表l 狀態(tài)賦值：由狀態(tài)圖獲得狀態(tài)表，為狀態(tài)表中的每個(gè)狀態(tài)賦二進(jìn)制編碼l 確定觸發(fā)器的輸入方程：選擇觸發(fā)器的類型，從編碼狀態(tài)表中分析獲得觸發(fā)器的輸入方程l 確定輸出方程：從狀態(tài)表中的“輸出”欄分析獲得輸出方程l 優(yōu)化：優(yōu)化觸發(fā)器的輸入方程與輸出方程l 工藝映射l 驗(yàn)證2021-10-31465.5.2 5.5.2 構(gòu)建狀態(tài)圖與狀態(tài)表構(gòu)建狀態(tài)圖與狀態(tài)表l 狀態(tài)用于記住有效觸發(fā)期間電路輸入組合的歷史l多數(shù)情況下，狀態(tài)是觸發(fā)點(diǎn)上輸入組合序列的抽象（abstraction）l例：狀態(tài)S1表示單一輸入X的加載序列中“最后三個(gè)連續(xù)的時(shí)鐘邊沿的X為1”0011

22、1或.0101111后電路處于S1態(tài)00011或.011100后電路則不處于S1態(tài)l例：S2表示加載的序列按照00,01,11,10的順序輸入，對(duì)于每個(gè)組合允許任意連續(xù)重復(fù)，同時(shí)10為最后加載的組合。00,00,01,01,01,11,10,10或00,01,11,11,11,10后電路處于S2態(tài)00,11,10,10或00,00,01,01,11,11后電路則不處于S2態(tài)l 某些情況指出輸出與輸入的信號(hào)值更方便描述這一現(xiàn)象l例：S3表示輸出信號(hào)Z2為1，同時(shí)輸入信號(hào)X2為0 Z2=1可表示之前一組復(fù)雜的組合輸入序列，這個(gè)序列很難描述2021-10-31475.5.2 5.5.2 構(gòu)建狀態(tài)圖與

23、狀態(tài)表（續(xù)）構(gòu)建狀態(tài)圖與狀態(tài)表（續(xù)）l 避免等效狀態(tài)l例：狀態(tài)S1表示 “最后三個(gè)連續(xù)的時(shí)鐘邊沿的X為1”00111后電路處于S1態(tài)001111后電路還處于S1態(tài)l 初始狀態(tài)：復(fù)位l數(shù)字系統(tǒng)的電源開啟時(shí)，觸發(fā)器的狀態(tài)是未知的。l復(fù)位信號(hào)可以將電路置于初始狀態(tài)，不管輸入如何。在沒有有效時(shí)鐘的情在沒有有效時(shí)鐘的情況下，將復(fù)位信號(hào)加況下，將復(fù)位信號(hào)加到某些觸發(fā)器的復(fù)位到某些觸發(fā)器的復(fù)位端端做正常電路設(shè)計(jì)后再做正常電路設(shè)計(jì)后再加一個(gè)與門，在時(shí)鐘加一個(gè)與門，在時(shí)鐘觸發(fā)下可使電路狀態(tài)觸發(fā)下可使電路狀態(tài)初始化為初始化為00.000.02021-10-31485.5.2 5.5.2 構(gòu)建狀態(tài)圖與狀態(tài)表（續(xù)）構(gòu)

24、建狀態(tài)圖與狀態(tài)表（續(xù)）l 例5-3 為序列識(shí)別器建立狀態(tài)圖某“序列識(shí)別器”有一個(gè)輸入端X，一個(gè)輸出端Z，當(dāng)X端出現(xiàn)輸入序列1101，即當(dāng)前3個(gè)輸入為110，當(dāng)前輸入為1時(shí)，輸出Z為1，否則為0.l電路類型由規(guī)格說明可知，電路的輸出不但與當(dāng)前狀態(tài)有關(guān)，而且也與當(dāng)前輸入有關(guān)，所以本電路為Mealy型。初始態(tài)初始態(tài)l冗余狀態(tài)須合并，化簡方法較復(fù)雜l狀態(tài)圖2021-10-3149次態(tài)ABCD現(xiàn) 態(tài) X=0X=1X=0X=1輸出ZAADABCCB000000015.5.2 5.5.2 構(gòu)建狀態(tài)圖與狀態(tài)表（續(xù)）構(gòu)建狀態(tài)圖與狀態(tài)表（續(xù)）l狀態(tài)表2021-10-31505.5.2 5.5.2 構(gòu)建狀態(tài)圖與狀態(tài)

25、表（續(xù)）構(gòu)建狀態(tài)圖與狀態(tài)表（續(xù)）l 例5-4 構(gòu)建BCD碼到余3碼譯碼器的狀態(tài)圖信號(hào)不是并行輸入，而是從最低有效位開始串行輸入，如當(dāng)在4個(gè)連續(xù)的時(shí)鐘內(nèi)輸入為1010，輸出為0001，輸出依賴于當(dāng)前輸入與狀態(tài)。a按數(shù)字順序排列BCD余3碼b按共同前綴排列01010101011 2 3 41 2 3 4余3碼余3碼1 2 3 41 2 3 4BCD余3碼0011001100000011110000000000111010101010100110011001111000010000011111000001111100011000110010100101010000100011111000001110

26、000011001101101001001011012021-10-31515.5.2 5.5.2 構(gòu)建狀態(tài)圖與狀態(tài)表（續(xù)）構(gòu)建狀態(tài)圖與狀態(tài)表（續(xù)）a按數(shù)字順序排列BCD余3碼b按共同前綴排列01010101011 2 3 41 2 3 4余3碼余3碼1 2 3 41 2 3 4BCD余3碼0011001100000011110000000000111010101010100110011001111000010000011111000001111100011000110010100101010000100011111000001110000011001101101001001011012021

27、-10-31525.5.3 5.5.3 狀態(tài)賦值狀態(tài)賦值l 確定要用多少位二進(jìn)制來表示狀態(tài)表中的全部狀態(tài)，并且將一個(gè)特定組合賦給每一個(gè)狀態(tài)。狀態(tài)賦值又稱狀態(tài)編碼。l m個(gè)狀態(tài)需要n位二進(jìn)制位，2nml可能的狀態(tài)分配方案很多l(xiāng) 分配方案的好壞與所使用的觸發(fā)器有關(guān)l狀態(tài)位減少可減少觸發(fā)器的數(shù)量，但組合電路可能會(huì)變復(fù)雜，電路總開銷不定能減少l 必須考慮未使用的狀態(tài)次態(tài)ABCD現(xiàn) 態(tài) X=0X=1X=0X=1輸出ZAADABCCB00000001按計(jì)數(shù)順序分配編按計(jì)數(shù)順序分配編碼：碼：00,01,10,1100,01,10,11l 編碼分配順序按格雷順序分配編按格雷順序分配編碼：碼：00,01,11,

28、1000,01,11,10方便優(yōu)化方便優(yōu)化2021-10-31535.5.3 5.5.3 狀態(tài)賦值（續(xù)）狀態(tài)賦值（續(xù)）l 單熱點(diǎn)賦值：每一個(gè)狀態(tài)用一個(gè)觸發(fā)器表示l 狀態(tài)位長為m，其中一位為1，其余m-1位為0l 進(jìn)入一個(gè)特定狀態(tài)與進(jìn)入其它狀態(tài)的邏輯完全獨(dú)立，設(shè)計(jì)簡單快捷l觸發(fā)器代價(jià)過大l 例5-5 序列識(shí)別器的狀態(tài)賦值l 格雷碼賦值l 單熱點(diǎn)賦值次態(tài)1000010000100001現(xiàn) 態(tài) X=0X=1X=0X=1輸出Z1000100000011000010000100010010000000001ABCD次態(tài)00011110現(xiàn) 態(tài) X=0X=1X=0X=1輸出Z0000100001111101

29、00000001AB1000-0100-0010-0001標(biāo)識(shí)標(biāo)識(shí)-token-token2021-10-31545.5.4 5.5.4 使用使用D D觸發(fā)器設(shè)計(jì)觸發(fā)器設(shè)計(jì)l 例5-6 采用格雷碼的序列識(shí)別器設(shè)計(jì)次態(tài)00011110現(xiàn) 態(tài) X=0X=1X=0X=1輸出Z000010000111110100000001AB)763(),() 1(，mXBADtAA)7 , 531 (),() 1(，mXBADtBB)5(),(mXBAZ2021-10-31555.5.4 5.5.4 使用使用D D觸發(fā)器設(shè)計(jì)觸發(fā)器設(shè)計(jì)( (續(xù)續(xù)) ) 本電路組合邏輯門輸入代價(jià)為9，一個(gè)觸發(fā)器的門輸入代價(jià)初略為14

30、，整體門輸入代價(jià)為372021-10-31565.5.4 5.5.4 使用使用D D觸發(fā)器設(shè)計(jì)觸發(fā)器設(shè)計(jì)( (續(xù)續(xù)) )l 例5-7 序列識(shí)別器的單熱點(diǎn)編碼設(shè)計(jì)XDBAXDXBXADtAA)() 1(次態(tài)1000010000100001現(xiàn) 態(tài) X=0X=1X=0X=1輸出Z1000100000011000010000100010010000000001ABCDXDADXAXDtBB)() 1(XCBCXBXDtCC)() 1(XCDtDD ) 1(DXZ 本電路組合邏輯門輸入代價(jià)為19，4個(gè)觸發(fā)器的門輸入代價(jià)初略為56，總代價(jià)為74，是格雷碼設(shè)計(jì)的兩倍2021-10-31575.5.5 5.5

31、.5 無效狀態(tài)設(shè)計(jì)無效狀態(tài)設(shè)計(jì)輸入0 0 10 0 10 1 00 1 00 1 1現(xiàn) 態(tài)X01010A B C0 0 10 1 00 1 11 0 00 0 1次 態(tài)A B C輸入0 1 11 0 01 0 01 0 11 0 1現(xiàn) 態(tài)X10101A B C1 0 01 0 11 0 00 0 11 0 0A B C次 態(tài)l n個(gè)觸發(fā)器可表示2n個(gè)狀態(tài)，狀態(tài)表中沒有使用的狀態(tài)為無效狀態(tài) 3個(gè)無效狀態(tài)：000,110,111CBBXAXDAXBAXCADBXDC 現(xiàn)態(tài)與輸入有6種無效信號(hào)組合：0000、0001、1100、1101、1110、1111，可看做無關(guān)最小項(xiàng)2021-10-31585

32、.5.5 5.5.5 無效狀態(tài)設(shè)計(jì)（續(xù)）無效狀態(tài)設(shè)計(jì)（續(xù)）l 外部干擾或誤操作可導(dǎo)致電路進(jìn)入某一無效狀態(tài)000110111/0 x/z0/01/10/01/0000110111/0 x/z0/00/00/01/01/10/01/0l 定義無效狀態(tài)的次態(tài)與輸出l 保證進(jìn)入無效狀態(tài)或無效狀態(tài)間的跳變導(dǎo)致的行為是無害的。l采用一個(gè)額外的輸出信號(hào)或一個(gè)未使用的輸出代碼指明電路進(jìn)入無效狀態(tài)l適當(dāng)定義無效狀態(tài)的下一狀態(tài)行為，保證不需重啟復(fù)位就能返回正常狀態(tài)2021-10-31595.5.6 5.5.6 驗(yàn)證驗(yàn)證l 時(shí)序電路可以通過呈現(xiàn)電路產(chǎn)生的原始狀態(tài)圖或狀態(tài)表進(jìn)行驗(yàn)證 手工驗(yàn)證、模擬驗(yàn)證l 例5-8 驗(yàn)

33、證序列識(shí)別器 狀態(tài)圖 邏輯圖2021-10-3160l手工驗(yàn)證5.5.6 5.5.6 驗(yàn)證（續(xù)）驗(yàn)證（續(xù)）4個(gè)狀態(tài)2組輸入組合，須驗(yàn)證8種狀態(tài)-輸入組合2021-10-3161l模擬驗(yàn)證5.5.6 5.5.6 驗(yàn)證（續(xù)）驗(yàn)證（續(xù)）2021-10-3162lJ-KJ-K觸發(fā)器觸發(fā)器l 解決了S-R鎖存器兩個(gè)輸入端同時(shí)有效時(shí)所存在的問題，而且控制靈活。l 為保證觸發(fā)器功能的正常實(shí)現(xiàn)，J、K輸入必須滿足時(shí)鐘觸發(fā)點(diǎn)建立時(shí)間和保持時(shí)間的技術(shù)規(guī)范。5.6 5.6 其它類型的觸發(fā)器其它類型的觸發(fā)器2021-10-3163lT T觸發(fā)器觸發(fā)器l 在每一個(gè)時(shí)鐘脈沖的有效邊沿都會(huì)改變狀態(tài)l 用T觸發(fā)器很容易實(shí)現(xiàn)計(jì)

34、數(shù)器5.6 5.6 其它類型的觸發(fā)器其它類型的觸發(fā)器( (續(xù)續(xù)) )2021-10-3164l 鎖存器或觸發(fā)器的功能特性可以采用特征方程來進(jìn)行形式化描述。5.6 5.6 其它類型的觸發(fā)器其它類型的觸發(fā)器( (續(xù)續(xù)) )2021-10-3165鎖存器鎖存器/ /觸發(fā)器的功能表觸發(fā)器的功能表l 反映不同輸入所產(chǎn)生的輸出（激勵(lì)狀態(tài)）5.6 5.6 其它類型的觸發(fā)器其它類型的觸發(fā)器( (續(xù)續(xù)) )2021-10-3166狀態(tài)機(jī)激勵(lì)表狀態(tài)機(jī)激勵(lì)表l 反映狀態(tài)機(jī)狀態(tài)變遷對(duì)激勵(lì)的要求（由狀態(tài)機(jī)狀態(tài)（轉(zhuǎn)移）表與鎖存器、觸發(fā)器特征方程的合成得到）5.6 5.6 其它類型的觸發(fā)器其它類型的觸發(fā)器( (續(xù)續(xù)) )2

35、021-10-31675.7 5.7 狀態(tài)機(jī)圖及其應(yīng)用狀態(tài)機(jī)圖及其應(yīng)用l狀態(tài)機(jī)圖：一種改進(jìn)的狀態(tài)圖狀態(tài)機(jī)圖：一種改進(jìn)的狀態(tài)圖l 狀態(tài)圖難以處理大型設(shè)計(jì)即使下一個(gè)狀態(tài)或輸出僅依賴于其中一個(gè)輸入變量，仍需將n個(gè)輸入變量的所有2n個(gè)組合表示在從每個(gè)狀態(tài)出發(fā)的狀態(tài)跳變上。如果有m個(gè)輸出變量，對(duì)于每個(gè)狀態(tài)或輸入變量，即使僅有一個(gè)輸出依賴于這個(gè)狀態(tài)和輸入，仍然需要指定2m個(gè)輸出組合。Mealy型電路狀態(tài)圖Moore型電路狀態(tài)圖描述輸出時(shí)描述輸出時(shí)效率不高效率不高大大簡化輸大大簡化輸出描述出描述l 用布爾表達(dá)式和描述輸入組合的方程代替數(shù)量龐大的輸入和輸出組合2021-10-31685.7.1 5.7.1 狀

36、態(tài)機(jī)圖模型狀態(tài)機(jī)圖模型l基于輸入條件、跳變條件以及輸出行為基于輸入條件、跳變條件以及輸出行為l 輸入條件（input condition）：用輸入變量的布爾表達(dá)式或方程表示。l跳變條件（Transition Condition,TC）:狀態(tài)跳變弧上的輸入條件。l輸出條件（Output Condition）：值為1時(shí)會(huì)引起輸出行為變化的輸入條件。l對(duì)于給定狀態(tài)，如果跳變條件等于1，則由弧表示的相應(yīng)跳變就會(huì)發(fā)生。l無條件跳變：總在下一個(gè)時(shí)鐘來臨時(shí)觸發(fā)，相當(dāng)于包含一個(gè)等于1的隱式跳變條件。無條件跳變無條件跳變AB=1AB=1時(shí)跳時(shí)跳變變2021-10-31695.7.1 5.7.1 狀態(tài)機(jī)圖模型（續(xù)

37、）狀態(tài)機(jī)圖模型（續(xù)）l 通過列出輸出條件與輸出行為處理輸出lMoore輸出行為僅依賴于狀態(tài)，為無條件的。lTCI：獨(dú)立于跳變條件的Mealy輸出行為lTCD:依賴于跳變條件的Mealy輸出行為lTCOD:依賴于跳變條件與輸出條件的Mealy輸出行為l輸出產(chǎn)生條件：無條件（Moore）；TCI且OC=1；TCD且TD=1;TOCD且TCTD=12021-10-31705.7.2 5.7.2 輸入條件的約束輸入條件的約束l 對(duì)于所有可能的輸入條件，每個(gè)狀態(tài)必須有且僅有一個(gè)次態(tài)，每一個(gè)一位的輸出變量有且僅有一個(gè)值。l對(duì)于每個(gè)狀態(tài)，它的跳變條件有兩個(gè)約束：l給定狀態(tài)Si的跳變條件之間是互斥的，從一個(gè)給

38、定狀態(tài)出發(fā)的不同跳變弧上的所有條件對(duì)（Tij，Tik）沒有相同輸入值，即TijTik=0l一個(gè)給定狀態(tài)的跳變條件必須覆蓋所有可能的輸入組合，即Tij=1l對(duì)于每個(gè)狀態(tài)，它的輸出條件有兩個(gè)類似約束：l對(duì)于在狀態(tài)Si里或在其跳變上的每個(gè)輸出行為(有一致的輸出變量，但值不同)，相應(yīng)的輸出條件對(duì)（Oij，Oik）必須互斥，即OijOik=0l對(duì)于每一個(gè)輸出變量，在狀態(tài)Si里或它的跳變上的輸出條件必須覆蓋可能的所有輸入組合，即Tij=1無關(guān)輸出的輸出條件必須包含在或運(yùn)算中，無條件輸出的輸出條件隱式為1某種跳變條件下有多種次態(tài)，或沒有次態(tài)，都是非法的。2021-10-31715.7.2 5.7.2 輸入條

39、件的約束（續(xù)）輸入條件的約束（續(xù)）l例5-9 約束檢查S0：約束默認(rèn)滿足，不同的跳變弧上沒有跳變條件對(duì)S1：一對(duì)TC：AA=0S2:一對(duì)TC：（A+B）AB=0S3：三對(duì)TC：ABA=0，ABAB=0，AAB=0滿足l跳變條件約束1檢查S0：跳變?yōu)闊o條件，有隱式跳變條件1S1：A+A=1S2:（A+B）+AB=1S3：AB+A+AB=1滿足l跳變條件約束2檢查2021-10-31725.7.2 5.7.2 輸入條件的約束（續(xù)）輸入條件的約束（續(xù)）l例5-9 約束檢查S0：只有一個(gè)輸出Y的條件B,約束默認(rèn)滿足S1：AB時(shí)，Y=1，其它條件時(shí)Y沒有出現(xiàn) A+B時(shí)，Z=1，輸入為AB時(shí)，Z默認(rèn)為0，

40、無效情況不會(huì)出現(xiàn)，約束滿足S2: A+B時(shí)，Y=1，AB時(shí)，Y默認(rèn)為0 AB時(shí)，Z=1，A+B時(shí)，Z默認(rèn)為0，約束滿足S3：無具有不同值的一致輸出變量，約束滿足滿足l輸出條件約束1檢查S0：B時(shí)，Y=1，B時(shí)Y默認(rèn)為0，B+B=1，約束滿足S1、S2、S3：Y與Z都有默認(rèn)輸出行為，和S0一樣，約束滿足滿足l輸出條件約束2檢查2021-10-3173l無效情況5.7.2 5.7.2 輸入條件的約束（續(xù)）輸入條件的約束（續(xù)）d：AB 0,約束不滿足c：Z在狀態(tài)S時(shí)為1，隱式條件為1，跳變條件AB時(shí)，Z=0，1AB0，約束不滿足2021-10-31745.7.3 5.7.3 使用狀態(tài)機(jī)圖的設(shè)計(jì)應(yīng)用使

41、用狀態(tài)機(jī)圖的設(shè)計(jì)應(yīng)用l例5-10 控制批處理混合系統(tǒng)的狀態(tài)機(jī)設(shè)計(jì)設(shè)計(jì)一個(gè)處理大批量液體的混合系統(tǒng)。l首先將三種原料放入一個(gè)圓形攪拌油箱，攪拌原料，然后從油箱倒出混合液體。l每種油箱有三個(gè)入口，每個(gè)入口有一個(gè)通斷閥。油箱中有三個(gè)可移動(dòng)的流體傳感器，可以使每一個(gè)閥門設(shè)置為關(guān)閉，以控制只需要第一種原料、第一種和第二種原料或所有三種原料。l有一個(gè)開關(guān)用來選擇是將兩種還是三種原料進(jìn)行混合。l有一個(gè)按鈕用來啟動(dòng)操作，另一個(gè)按鈕可以隨時(shí)終止操作。l用一個(gè)計(jì)時(shí)器來控制混合周期，混合周期的大小由一個(gè)手動(dòng)儀表盤來指定，它向定時(shí)器提供一個(gè)開始值。計(jì)時(shí)器通過計(jì)數(shù)下降到零來對(duì)混合計(jì)時(shí)。l在混合后，打開輸出閥從油箱中倒出

42、混合液。2021-10-31755.7.3 5.7.3 使用狀態(tài)機(jī)圖的設(shè)計(jì)應(yīng)用（續(xù)）使用狀態(tài)機(jī)圖的設(shè)計(jì)應(yīng)用（續(xù)）值為1的含義NIStartStopL0輸入三種原料兩種原料值為0的含義開始一個(gè)批處理周期無操作停止一個(gè)批處理周期無操作箱為空箱非空值為1的含義L1L2L3TZ輸入箱添加到刻度線1箱未添加到刻度線1值為0的含義箱添加到刻度線2箱添加到刻度線3定時(shí)器處于0箱未添加到刻度線2箱未添加到刻度線3定時(shí)器未處于0值為1的含義V2V3VE輸出值為0的含義輸出閥門打開輸出閥門未打開閥門打開添加原料2閥門關(guān)閉停止加原料2閥門打開添加原料3閥門關(guān)閉停止加原料3值為1的含義MXPXTTM輸出混合器開啟混合

43、器關(guān)閉值為0的含義從D載入定時(shí)器值無操作定時(shí)器開啟定時(shí)器關(guān)閉閥門打開添加原料1閥門關(guān)閉停止加原料1V1l批處理混合系統(tǒng)的輸入輸出變量2021-10-31765.7.3 5.7.3 使用狀態(tài)機(jī)圖的設(shè)計(jì)應(yīng)用（續(xù)）使用狀態(tài)機(jī)圖的設(shè)計(jì)應(yīng)用（續(xù)）lInit：復(fù)位狀態(tài)，Start=0或Stop=1lFill-1：添加原料1態(tài)，Start=1 且Stop=0進(jìn)入Fill-1態(tài)，輸出為V1，若Stop=1，返回Init態(tài)，若Stop=0且L1=0，維持Fill-1態(tài)lFill-2：添加原料2態(tài)，Stop=0且L1=1進(jìn)入，V1=0，輸出為V2，若Stop=1，返回Init態(tài)，若Stop=0且L2=0，維持Fi

44、ll-2態(tài)lFill-3：添加原料3態(tài)，Stop=0且L2=1且NI=1進(jìn)入，V2=1，輸出為V3，若Stop=1，返回Init態(tài)，若Stop=0且L3=0，維持Fill-3態(tài)lMix：混合態(tài)，NI=0，L2=1，Stop=0進(jìn)入，或NI=1，L3=1，Stop=0時(shí)進(jìn)入，定時(shí)器PST加載lEmpty：TZ=1時(shí)定時(shí)器為0,進(jìn)入，VE=12021-10-31775.8 5.8 時(shí)序電路的時(shí)序電路的VHDLVHDL表示表示l進(jìn)程可以看做并發(fā)語句的替代語句，可描述更復(fù)雜的情況，多個(gè)進(jìn)程可以并行執(zhí)行l(wèi)在進(jìn)程中賦值的信號(hào)變量，只有在進(jìn)程執(zhí)行完畢后才發(fā)生改變B=A;C=B;l變量可以立即賦值，變量智能在

45、進(jìn)程中出現(xiàn)B:=A;C:=B;2021-10-31785.8 5.8 時(shí)序電路的時(shí)序電路的VHDLVHDL表示表示( (續(xù)續(xù)) )l例5-12 用VHDL語言描述帶有復(fù)位信號(hào)的上升沿觸發(fā)的D觸發(fā)器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF IS PORT （CLK，RESET, D : IN STD_LOGIC ; Q : OUT STD_LOGIC ）; END DFF ; ARCHITECTURE pet_pr OF DFF IS BEGIN process（CLK,RESET） begin if (RESET= 1 ) t

46、hen Q=0 ; elseif (CLKEVENT AND CLK = 1 ) then Q= D ; end if; end if ; end process; end;上升沿上升沿2021-10-3179use ieee.std_logic_1164.all;entity tff is port(Rst,Clk,T: in std_ulogic; Q: out std_ulogic);end tff;architecture behavior of tff isbegin process(Rst,Clk) variable Qtmp: std_ulogic; begin if (Rst

47、= 1) then Qtmp := 0; elsif rising_edge(Clk) then if T = 1 then Qtmp := not Qtmp; end if; end if; Q = Qtmp; end process;end behavior;l用VHDL語言描述帶有復(fù)位信號(hào)的上升沿觸發(fā)的T觸發(fā)器5.8 5.8 時(shí)序電路的時(shí)序電路的VHDLVHDL表示表示( (續(xù)續(xù)) )上升沿上升沿2021-10-3180use ieee.std_logic_1164.all;use ieee.std_logic_1164.all;entity TCOUNT isentity TCOUNT

48、 is port (Rst: in std_ulogic; port (Rst: in std_ulogic; Clk: in std_ulogic; Clk: in std_ulogic; Count: out std_ulogic_vector(4 Count: out std_ulogic_vector(4 downto 0)downto 0) ); );end TCOUNT;end TCOUNT;l用T觸發(fā)器構(gòu)成的計(jì)數(shù)器5.8 5.8 時(shí)序電路的時(shí)序電路的VHDLVHDL表示表示( (續(xù)續(xù)) )同步并行計(jì)數(shù)器同步并行計(jì)數(shù)器2021-10-3181architecture STRUCTU

49、RE of TCOUNT isarchitecture STRUCTURE of TCOUNT is component tff component tff port(Rst,Clk,T: in std_ulogic; port(Rst,Clk,T: in std_ulogic; Q: out std_ulogic); Q: out std_ulogic); end component; end component; component andgate component andgate port(A,B,C,D: in std_ulogic := 1; port(A,B,C,D: in st

50、d_ulogic := 1; Y: out std_ulogic); Y: out std_ulogic); end component; end component; constant VCC: std_ulogic := 1; constant VCC: std_ulogic := 1; signal T,Q: std_ulogic_vector(4 downto 0); signal T,Q: std_ulogic_vector(4 downto 0);beginbegin T(0) = VCC; T(0) Rst, Clk=Clk, T=T(0), Q=Q(0); T0: tff po

51、rt map (Rst=Rst, Clk=Clk, T=T(0), Q=Q(0); T(1) = Q(0);T(1) Rst, Clk=Clk, T=T(1), Q=Q(1); T1: tff port map (Rst=Rst, Clk=Clk, T=T(1), Q=Q(1); A1: A1: andgate port map(A=Q(0), B=Q(1), Y=T(2);andgate port map(A=Q(0), B=Q(1), Y=T(2); T2: tff port map (Rst=Rst, Clk=Clk, T=T(2), Q=Q(2); T2: tff port map (

52、Rst=Rst, Clk=Clk, T=T(2), Q=Q(2); A2: A2: andgate port map(A=Q(0), B=Q(1), C=Q(2), Y=T(3);andgate port map(A=Q(0), B=Q(1), C=Q(2), Y=T(3); T3: tff port map (Rst=Rst, Clk=Clk, T=T(3), Q=Q(3); T3: tff port map (Rst=Rst, Clk=Clk, T=T(3), Q=Q(3); A3: A3: andgate port map(A=Q(0), B=Q(1), C=Q(2), D=Q(3), Y=T(4);andgate port map(A=Q(0), B=Q(1), C=Q(2), D=Q(3), Y=T(4); T4: tff port map (Rst=Rst, Clk=Clk, T=T(4), Q=Q(4); T4: tff port map (Rst=Rst, C