半定制設計——8階FIR低通數(shù)字濾波器電路

1、 工作計劃與進度安排:第1-2天：講解題目，準備參考資料，檢查、調(diào)試實驗軟硬件，進入設計環(huán)境，開始設計方案和驗證方案的準備；第3-5天：完成設計，經(jīng)指導老師驗收后進入模塊電路設計（驗收設計文檔）；第6-9天：完成模塊電路代碼輸入，并完成代碼的仿真（驗收代碼與仿真結(jié)果）；第 9-10天：約束設計，綜合（驗收約束與綜合結(jié)果）；第11-12天：布局布線，完成版圖（驗收版圖結(jié)果）；第13-14天：物理驗證、后仿真，修改設計（驗收物理驗證結(jié)果和時序仿真結(jié)果）；第15天：整理設計資料，驗收合格后進行答辯。摘 要 關鍵詞 Verilog HDL；tcl；Design Compiler；邏輯綜合；Encoun

2、ter；物理驗證；后仿真；目 錄摘 要III引 言11 總體電路結(jié)構設計21.1 FIR數(shù)字濾波器原理21.2 抽頭系數(shù)計算31.3 功能電路設計41.4 頂層TOP的設計62 功能仿真72.1 仿真的功能列表72.2 頂層仿真平臺與激勵72.3 電路功能仿真結(jié)果83 約束及邏輯綜合93.1 約束策略93.2 腳本93.3 綜合文件113.4 綜合環(huán)境123.5 綜合過程123.5.1 綜合流程123.5.2 綜合操作過程134 布局布線144.1 文件準備144.2 布局布線過程144.3 物理驗證165 后仿真176 總結(jié)18參考文獻19附錄A：頂層設計源代碼20附錄B：電路源代碼21附錄

3、C：設計約束代碼28附錄D：IO文件代碼291 總體電路結(jié)構設計1.1 FIR數(shù)字濾波器原理數(shù)字濾波器的功能一般是用來變換時域或者頻域中某些要求信號的屬性，濾除信號中某一部分頻率分量。經(jīng)過數(shù)字濾波器的信號是讓其頻譜與數(shù)字濾波器的頻率響應相乘從而得出新的結(jié)果。經(jīng)過一個線性卷積過程，從時域上輸入信號與濾波器的單位沖擊響應作一個卷積和。下面是卷積定義式：LTI數(shù)字濾波器在一般情況下分為有限脈沖響應（Finite impulse response）和無限脈沖響應(Infinite impulse response)，F(xiàn)IR數(shù)字濾波器的設計方法和IIR濾波器的設計方法有很大的差別。通常情況下一般數(shù)字濾波

4、器的N階FIR數(shù)字濾波器基于輸入信號x(n)的表達式為：這個公式給我們了一個非常明了的直接型網(wǎng)絡結(jié)構，該結(jié)構表現(xiàn)出N個乘法器，每次采樣y(n)的內(nèi)容是n次乘法和n-1次加法，然后做乘累加之和。如圖1.1所示。圖1.1 FIR濾波器直接型網(wǎng)絡結(jié)構從DSP的介紹中，第一類線性相位對h(n)的約束條件：又以上兩式可得：移相并利用三角公式化簡得到：從數(shù)字信號處理學科中知道函數(shù) 關于求和區(qū)間的中心（N-1）/2奇對稱，于是我們要求 和h(n)滿足如下條件： 其中對應的有圖1.2 線性相位FIR濾波器結(jié)構若h(n)呈現(xiàn)對稱特性，即此具有線性相位的濾波器是FIR數(shù)字濾波器。濾波器的基礎網(wǎng)絡結(jié)構可以相互進行轉(zhuǎn)

5、換4。1.3 功能電路設計功能電路電路的文件名為FIR.v,根據(jù)信號功能將接口分為4部分，分別是時鐘信號、復位信號、輸入信號、輸出信號。具體接口如下表1.1所示。表1.1 接口信號表名稱IO屬性 描述備注clkin 輸入時鐘，頻率100KHz上升沿有效rstin 復位信號，給初值低電平有效x7:0in輸入8bit的信號y7:0out經(jīng)過處理后輸出的8bit結(jié)果電路的功能框圖如下所示。圖1.5 電路功能框圖圖中輸入信號clk和復位信號rst，分別要接到有需要時鐘和復位的位置，電路的輸入是x7:0，輸出為y7:0。數(shù)據(jù)寄存模塊由8個8bit的鎖存器組成，主要是對輸入的信號x7:0進行8次鎖存，產(chǎn)生

6、tag07:0、tag17:0、tag77:0，輸出給后面的4個加法器。因為之前得到的抽頭系數(shù)可以看出是偶對稱的，即h(0)=h(7)，h(1)=h(6)，h(2)=h(5)，h(3)=h(4)，所以后面只需要用的h(0)，h(1)，h(2)，h(3)即可，這里就需要用到4個加法器將相應的數(shù)進行相加，即tag0+tag7，tag1+tag6，tag2+tag5，tag3+tag4，得到相加的t08:0、t18:0、t28:0、t38:0，輸出給后面的浮點化模塊。浮點化模塊由4個float模塊構成，float的功能就是將9bit的整數(shù)化成32bit的浮點數(shù)。浮點化模塊輸出ft031:0、ft13

7、1:0、ft231:0、ft331:0給后面的乘法模塊。乘法模塊由4個mult模塊構成，mult的功能就是進行單精度浮點乘法運算。乘法模塊的h0、h1、h2、h3就是抽頭系數(shù)h(0)，h(1)，h(2)，h(3)，這里定義為常數(shù)就行了，最后輸出fff031:0、fff131:0、fff231:0、fff331:0給后面的求和模塊。求和模塊由3個add模塊構成，add的功能就是進行單精度的浮點加法運算。求和模塊輸出y231:0給之后的整數(shù)化模塊。整數(shù)化模塊是將產(chǎn)生的單精度浮點數(shù)進行整數(shù)化，產(chǎn)生8bit的y7:0就是最后的輸出信號。1.4 頂層TOP的設計因為本設計是要一起綜合功能電路和PAD，所

8、以需要頂層的文件，該文件為FIR.v，此部分內(nèi)部包含了功能電路和PAD。具體接口如下表1.2所示。表1.2 TOP的接口信號表名稱IO屬性 描述備注CLK_in 外部輸入到TOP的時鐘，頻率100KHz上升沿有效RST_in 外部輸入到TOP的復位信號 低電平有效X7:0in外部輸入到TOP的要處理的信號Y7:0out輸出到外部的已處理的信號 電路的功能框圖如下所示。圖1.6 TOP的功能框圖根據(jù)選用的工藝庫，這里輸入clk、rst、x7:0所選擇的PAD為PDIDGZ，輸出y7:0選擇的PAD為PDO04CDG。2 功能仿真2.1 仿真的功能列表功能仿真要針對每一條設計需要實現(xiàn)的功能進行。設

9、計中要求實現(xiàn)的、需要仿真功能列表如下：1) 復位功能當復位信號低有效時，電路應處于復位狀態(tài)：任何輸入沒有響應、輸出全是復位狀態(tài)；當復位信號變?yōu)楦唠娖綍r，電路正常工作。2) 時鐘信號當有時鐘時電路正常工作；沒有時鐘信號時，除復位外所有的輸入沒有響應，所有的輸出沒有變化。3) 輸入信號輸入信號的變化和激勵的設定一致。4) 輸出信號當輸入信號不變的時候，輸出信號隨著時鐘同步變化，并能表示出與輸入信號對應的信號，且以8個時鐘為周期變化數(shù)據(jù)。2.2 頂層仿真平臺與激勵仿真激勵的構造要盡可能多的構造出所有可能，并能驗證電路功能。這里構造一個測試平臺，相應文件為FIR_tb.v，其中將位于文件FIR_sti

10、m.v中的激勵信號引入，加載到例化的功能模塊中，測試平臺設定時間單位為1us，并引用電路模塊。構建激勵文件，一是要構造時鐘clk和異步復位信號rst，復位信號只要開始為零，之后讓電路正常工作即可；二是輸入信號x，這里依次給出的信號分別是8'h44、8'h39、8'h53、8'h58、8'h64、8'h86、8'h83、8'h94。根據(jù)FIR數(shù)字低通濾波器的原理，通過計算得到計算結(jié)果為8'h63、8'h6f、8'h73、8'h6f、8'h66、8'h5c、8'h56、8'

11、;h59，因此當仿真結(jié)果與計算結(jié)果一致時，說明電路設計的功能沒有問題。2.3 電路功能仿真結(jié)果這里仿真結(jié)果截取了仿真中最重要的幾個點，如下圖。圖2.1 仿真開始先看輸入信號，x7:0開始為零，之后按順序顯示8'h44、8'h39、8'h53、8'h58、8'h64、8'h86、8'h83、8'h94。開始復位信號為低電平，y 7:0為零，此時處于復位狀態(tài)；然后進入工作狀態(tài)后，因為整個設計延遲的時鐘周期為21個周期，所以這里看不出y7:0有什么變化。圖2.2 第21個周期出現(xiàn)結(jié)果從這能看出在第21個周期，y7:0的值依次為8'

12、;h63、8'h6f、8'h73、8'h6f、8'h66、8'h5c、8'h56、8'h59，與計算結(jié)果一致，并以8個時鐘為周期變化，當且僅當clk上升沿到來的時候發(fā)生改變。3 約束及邏輯綜合3.1 約束策略對于一個由時鐘控制的數(shù)字邏輯電路來說，時序是最為重要的。FIRTop.v是本設計所要約束的文件。本設計定的時鐘CLK的頻率為100KHz，即周期為10000ns。輸入為X7:0，輸出為Y7:0，他們都是由CLK信號同步控制，所以這些信號延時約占時鐘信號的60%，即輸入輸出延時設置為6000ns。本設計沒有輸入輸出信號都是clk信號同步

13、控制，故并不存在純組合邏輯電路。3.2 腳本 首先是讀入源代碼，也就是HDL文本描述的設計文件，此處不用制定目錄，Design Compiler會在搜索目錄中搜索。tcl語句如下： read_verilog FIR.v add.v mult.v FIRTop.v 讀入設計原文件后，一般設定當前設計，這樣約束條件才可能有針對性的施加。tcl語句如下： current_design FIRTop 設定當前設計后，要完成鏈接，也就是將設計與庫鏈接起來，用于映射過程中搜索相應的單元，完成綜合。tcl語句如下： Link 檢查設計，主要完成檢查轉(zhuǎn)換的設計。tcl語句如下： check_design然后對

14、設計設定時序約束，這是最重要的一項約束，用于設定設計的工作速度。針對不同的設計部分，有不同的約束方法。針對本次設計，采用全同步，雙時鐘工作的實際情況。以下語句設定時鐘及屬性、輸入輸出信號時間余量。 設定名稱為CLK的時鐘，由于采用100KHz的時鐘，故設定時鐘周期為10000ns。tcl語句如下： create_clock -name "clk" -period 10000 get_ports CLK 設定時鐘的渡越時間為0.2ns。tcl語句如下： set_clock_transition -max 0.2 get_clocks clk 設定輸入信號最大時間延時。tcl語

15、句如下：set_input_delay -max 6000 -clock clk get_ports X 設定輸出信號最大時間延時。tcl語句如下：set_output_delay -max 6000 -clock clk get_ports Y 告訴綜合器不要對時鐘網(wǎng)絡進行驅(qū)動，這個工作將在后續(xù)版圖布局布線中進行。tcl語句如下： set_dont_touch_network get_clocks "clk"set_ideal_network get_ports "CLK"告訴綜合器不要對復位進行驅(qū)動。tcl語句如下：set_dont_touch_ne

16、twork get_ports RSTset_ideal_network get_ports RST檢查時序。tcl語句如下：check_timing設定綜合的操作條件。tcl語句如下：set_operating_conditions -max slow -max_library slow -min fast -min_library fast設定線負載模型，本設計選擇tsmc18_wl50模型。tcl語句如下：set_wire_load_model -name tsmc18_wl50 -library slow設定輸出負載電容。tcl語句如下：set_load -pin_load 2 get

17、_ports Y設定扇出最大負載能力。tcl語句如下： set_max_fanout 6900 FIRTop 驅(qū)動能力設定。tcl語句如下： set_drive 2.0 get_ports "CLK RST X" 設定輸出網(wǎng)表的格式規(guī)則，以消除gate level nelist中的assign。tcl語句如下： set verilogout_no_tri trueset_fix_multiple_port_nets -all -buffer_constants 最大能力進行綜合。tcl語句如下： compile -map high 輸出時序報告。tcl語句如下： rc &g

18、t; ./output/tim.log 輸出網(wǎng)表。tcl語句如下：write -f verilog -hier -o ./netlst/FIR_top.sv輸出綜合數(shù)據(jù)文件。tcl語句如下：write -f ddc -hier -o ./output/FIR_top.ddc輸出延時文件。tcl語句如下：write_sdf -version 2.1 ./output/FIR_top.sdf輸出面積文件。tcl語句如下：report_area > ./output/FIR_top.area.log3.3 綜合文件首先在家目錄下建立FIRdc作為本次實驗dc的操作主目錄。在calcu目錄下，建

19、立設計存放目錄如code、約束文件目錄如constrn、輸出網(wǎng)表文件目錄ntlst、報告輸出目錄rpt、log文件目錄log、dc啟動目錄work，等等。在綜合前需要準備以下幾個文件，以便使軟件可以正常工作。.synopsys_dc.setup文件即啟動項文件：在這個文件中，需要將所用到的庫單元文件的路徑和電路設計文件所存放的路徑寫入，以便軟件在工作時能夠找到這些文件并正確識別，本設計將它存放在work目錄下。*.v文件：因為本次課程設計所使用電路描述語言為verilog HDL語言，所以至少需要將頂層TOP設計文件、功能電路的設計文件，即準備好一個正確可用的設計，以便用于約束綜合，本設計將*

20、.v文件存放在code目錄下。Tcl語句文件：在本次課程設計中使用的是命令界面，使用Tcl語言進行操作，所以需要準備好相應的Tcl命令，以便對設計進行約束綜合等相應操作，本設計將它存放在constrn目錄下。庫文件：本設計采用的是tsmc公司的0.18um標準單元庫的所有文件，存放在目錄：/opt/eda/designKit/下面。3.4 綜合環(huán)境。3.5 綜合過程3.5.1 綜合流程按照所定義的電路的測量特征所要達到的目標，Design Compiler綜合一個電路并將其放入目標庫中，這樣可以生成適用于你的計算機輔助設計工程（CAE）工具的原理圖或網(wǎng)表。綜合的過程如下： 讀入設計及其子設計

21、設置頂層的設計特性參數(shù) 設置實際時序和面積目標參數(shù) 執(zhí)行check_design驗證設計，識別并且更正錯誤 進行Design Compiler優(yōu)化綜合流程如下：設置啟動項文件讀入源代碼鏈接，設計檢查時序路徑約束編譯綜合結(jié)束3.5.2 綜合操作過程首先打開Linux中命令終端。進入以準備好的.synopsys_dc.setup文件所在路徑。執(zhí)行命令，打開Design Compiler。進入Tcl命令界面，命令如下：cd FIRdc/workdc_shell-t運行后，讀入文件將在終端得到如下圖圖4.1界面，即已經(jīng)進入DC的Tcl命令界面。圖3.1 Design Compiler的Tcl命令界面因

22、為已經(jīng)將所要使用的Tcl語句準備好并形成文件，所以可以使用source命令來講Tcl命令全部讀入并執(zhí)行。命令如下：source FIR.con這里我們逐一運行命令，運行后，將在終端得到如下界面，即已經(jīng)進入約束綜合過程。4 布局布線4.1 文件準備同所有的EDA工具一樣，Encounter在進行設計之前也要準備文件。一般必須要有時序文件lib、SI工具CeltIC進行信號完整性分析的cdb文件、用于RC提取的電容表文件capTbl、綜合工具輸出的門級綜合網(wǎng)表、定義工藝的版圖交換文件LEF（Library Exchange Format）、時序約束的sdc（Synthesis Design Constraints）文件、PAD位置約束的io文件。其中經(jīng)過Design Compiler對其進行綜合后獲得了網(wǎng)表文件FIR_top.sv以及約束文件FIR_top.