[1]C-V技術(shù)介紹0204

1、1MOS C-V 技技 術(shù)術(shù)陳永珍 2001-03-14 初稿 2002.4.15 修改引言引言在集成電路特別是 MOS 電路的生產(chǎn)和開發(fā)研制中，MOS 電容的 C-V 測試是極為重要的工藝過程監(jiān)控測試手段，也是器件，電路參數(shù)分析和可靠性研究的有效工具。MOS C-V 技術(shù)包括：（1）MOS 電容的高頻電容-電壓測試（即 CH-V）,用以測量氧化物中的有效電荷數(shù) QOX/q 密度和可動離子密度 Nm（與溫偏試驗配合） ；（2）準(zhǔn)靜態(tài)甚低頻 CL-V 測試，以測定 Si/SiO2界面陷阱密度 Dit ；在高溫下可以測量可動離子密度Nm；（3）瞬態(tài) CH-t 測試。以測量半導(dǎo)體表面空間電荷區(qū)中的少

2、子產(chǎn)生壽命 g和表面復(fù)合速度 S；（4）脈沖高頻 CH-V 測試?？蓽y定半導(dǎo)體表面附近的摻雜剖面 N- w；（5）TDDB（與時間相關(guān)的介電質(zhì)擊穿）技術(shù)。用來分析器件失效，主要涉及到氧化物中的陷阱行為：陷阱密度 Not、陷阱的充放電和陷阱的產(chǎn)生。陷阱特性直接影響超大規(guī)模集成電路的可靠性和穩(wěn)定性。一一 理想理想 MOS c-v 特性特性 要了解如何通過測試的 MOS 電容 C-V 曲線，確定 MOS 結(jié)構(gòu)參數(shù)和電學(xué)性質(zhì)，得首先了解理想的 MOS 電容的 C-V 特性。 理想的 MOS 結(jié)構(gòu)（見圖 1b） ，即氧化物電荷 Qox = 0，金屬功函數(shù)差 ms = 0。MOS 結(jié)構(gòu)的電容 C 是氧化層

3、電容 Cox 和半導(dǎo)體空間電荷電容 Csc 的串聯(lián)，見圖 1b的等效電路。 圖 1 （a）MOS 結(jié)構(gòu),（b）MOS 電容的等效電路 于是有： (1)1C = 1Cox + 1Csc或 C = Cox / 1+（Cox / Csc） （1）其中氧化層電容 Cox 由氧化層厚度 tox 確定，即 Cox = 0ox / tox （2）0為真空電容率，ox為氧化物介電常數(shù)，Cox 與偏壓 V 無關(guān)。而半導(dǎo)體空間電荷電容 Csc 為：SiO2Vn-SiMCoxCsc（b）（a）2 Csc = dQsc / dss 是 Si 表面勢，設(shè) SiO2上的電壓為 Vox，則有： V = Vox + s （3

4、） Qsc 是半導(dǎo)體中的空間電荷密度，對于非簡并情況，由平衡理論求得 P0（1e-us）n0（eus1） Csc=q20s /（2KT）1/2 （4） P0（e-usus1）n0（e us us1）1/2式中 Us= qs/(KT)，q 是電子電荷，T 是絕對溫度，K 是波爾茲曼常數(shù)，s是硅的介電常數(shù)。對于 n-Si，n0 = N = nieUF，p0=nie-UF。UF= qF / (KT)，F(xiàn) 是費(fèi)米勢，ni是本征載流子密度。可見 Csc 是摻雜密度 N 的函數(shù)，并隨表面勢 s 變化。因此，MOS 電容 C 隨柵壓 V 變化。下面以 n-Si 為例，介紹 MOS 電容如何隨偏壓變化。（一）

5、理想高頻（一）理想高頻 C-V 特性特性1、平帶時，即、平帶時，即 V = 0 時，時，s = 0， （能帶平出，見下圖） ，Qsc = 0 Ec M EF V Ei M SiO2 n-Si EvMOS 結(jié)構(gòu)示意圖 V=0 時，n MOS 結(jié)構(gòu)能帶示意圖 但 Csc = Cs0 = dQsc / ds 0 由（4）式可導(dǎo)出 Cs0 = q20sN /( KT)1/2 （6）從而得 MOS 電容的平帶電容 CFB（N，tox）= Cs0Cox /（Cs0+Cox ） （6）即 CFB可由氧化層厚度 tox 和硅摻雜密度 N 計算出，見圖 2。n-SiSiO230.00E+002.00E-114.

6、00E-116.00E-118.00E-111.00E-101.20E-101.40E-10-5-4-3-2-1012345VC(pF)高頻低頻s0s0S=2FCFB(S=0)CminS=FCox 2V 0 時，時，V，s,硅表面能帶下彎，見下圖。半導(dǎo)體表面電子電荷隨表面勢 s 指數(shù)增加。 從（4）式得空間電荷電容為 Csc = q20sN / （2KT）1/2eqs/(2KT) （7）可見，Csc 也隨表面勢 s 指數(shù)增加。當(dāng) V 足夠大時，Si 表面強(qiáng)積累，CscCox，于是 C = Cmax = Cox /（1+Cox / Csc）=Cox （7）強(qiáng)積累的電容不隨偏壓變化，等于氧化層電容

7、。見圖 2（V0 時的 C-V 曲線） 。 Ec EF Ei Ev s0 時的能帶示意圖 33 當(dāng)當(dāng) V 0 時時s0，硅表面能帶上彎，見下圖。半導(dǎo)體表面電子耗盡，半導(dǎo)體空間電荷電容即為耗盡層電容 Csc =0s / W （8）耗盡層厚度 s圖 2、理論的 C-V 特性4 W =20ss/(qN)1/2 （8） 隨著s增加 ，W 增加，Csc 下降，總的 MOS 電容 C 下降（見圖 2） 。 Ec EF Ei Ev s0 時的能帶示意圖4 當(dāng)當(dāng)s|F|時時半導(dǎo)體表面開始反型，出現(xiàn)少子空穴電荷 Qp。這時的空間電荷為： Qsc = Qp + qNW 因為少子不能響應(yīng)高頻信號，Qp對 Csc 無

8、貢獻(xiàn)。但它部分屏避外電場，使 W 隨 V 的變化速度減慢，C-V 曲線斜率變小，見圖 2（|F|s2|F|之間的 C-V 曲線） 。 5 當(dāng)當(dāng)s2|F|時（見下圖）時（見下圖）Si 表面強(qiáng)反型，Qp 完全屏避外電場。耗盡區(qū)寬度不再隨偏壓變化，而達(dá)到最大值。將s=2|F|代入（8）式得W= Wmax = 40s|F | /（q2N）1/2 （9）空間電荷電容達(dá)到最小值： Csc = （Csc）min =0s / Wmax （10） 因而 MOS 電容達(dá)到最小值：C = Cmin（N，tox） = Cox（Csc）min /Cox+（Csc）min （11） Ecss5 EF Ei Ev Wmax

9、s=2F時的能帶示意圖可見最小電容 Cmin 是氧化層厚度 tox 和 Si 本體摻雜密度 N 的函數(shù)，不再隨偏壓變化，見圖 2 （s2|F|的電容曲線） 。對于給定的 N，tox，由以上相關(guān)各式可以計算出理論的高頻 C-V 曲線，如圖 2 中的蘭色的高頻 C-V 曲線。（二）（二） 理論低頻理論低頻 c-vc-v 曲線曲線1 1理論低頻理論低頻 C-VC-V 曲線曲線 MOS 電容不僅是偏壓的函數(shù)，也是測試信號頻率的函數(shù)。以上討論中，因少子（空穴）不能響應(yīng)高頻信號，對電容無貢獻(xiàn)。但當(dāng)信號頻率足夠低時，少子能響應(yīng)測試信號，對MOS 電容有貢獻(xiàn)，其等效電路如下圖。圖中，CD是耗盡層電容，Cp 是

10、少子空穴對電容的貢獻(xiàn)。于是，空間電荷電容 CscCD Cp，MOS 低頻電容 CL可以表示為 1/CL 1/Cox 1/（CD Cp） （12） Cox CD Cp MOS 電容的低頻等效電容反型后，由（4）式給出： Cp =q20sp0 /（2KT） 1/2 eqs/（2KT） （13）即少子電容 Cp 隨表面勢 s（負(fù)值）的絕對值的增加而指數(shù)增加。當(dāng) |s | 2|F|時，Cp CoxCD，則 CL = Cox ，見圖 2。 由（4） 、 （12） （13）式計算出理論低頻 CL-V 曲線，如圖 2 中紅色的低頻 C-V 曲線。 由于 Si 材料及氧化工藝的改進(jìn)，Si 表面空間電荷區(qū)中少子

11、產(chǎn)生壽命 g 可達(dá) ms 量級。即使信號頻率為幾周/s ，少子也只能部分響應(yīng)低頻信號，即 C-V 曲線向高頻過渡。要實現(xiàn)如此低頻（1HZ/S）信號的測試是很難的（1/C 容抗大，干擾大） 。為此，廣泛采用準(zhǔn)靜態(tài)技術(shù)以實現(xiàn)甚低頻 C-V 測試。62 2、準(zhǔn)靜態(tài)甚低頻、準(zhǔn)靜態(tài)甚低頻 C-VC-V 曲線曲線在極慢的斜坡電壓下，MOS 電容的位移電流 iC可以寫為： ic = dQ/dt=(dQ / dV)（dV / dt）若 V 是線性斜坡電壓，即 V = V0+t，則 dv/dt = 為常數(shù)。只要 足夠低，Si 表面的多子和少子均能響應(yīng)斜坡電壓，即 C=dQ/dV 為甚低頻電容 CL ,于是： i

12、c CL （14）由于 0.01v/s, Ce-10 F, ic 在 10-1210-11A 之間.可見所測電流甚小。這要求:斜坡電壓線性度好, 即 為常數(shù)；MOS 電容的漏電流應(yīng)小于 10-13A 。二二 實際實際 MOSMOS 電容的電容的 C-VC-V 特性特性C-VC-V 技術(shù)的應(yīng)用技術(shù)的應(yīng)用1 1 由由 MOSMOS 電容的最大值確定介質(zhì)膜厚度電容的最大值確定介質(zhì)膜厚度1 1） 由由 Cmax 確定介質(zhì)膜厚度確定介質(zhì)膜厚度 由理論 MOS 特性知道，在強(qiáng)積累區(qū)，MOS 的電容達(dá)到最大值并等于氧化層電容，即 C = Cmax = Cox = A0ox /tox于是柵氧化層厚度 tox

13、由測試的最大電容確定: tox = A0ox/Cmax (15)式中 A 為電容柵面積，0為真空電容率，ox為 SiO2介電常數(shù)。對于重?fù)诫s襯底的 MOS 電容或 Poly-Si 之間，AlPoly-Si 之間及 AlAl 之間的介質(zhì)結(jié)構(gòu)，它們相當(dāng)于平行板電容器，只要測出其電容值 C（與偏壓無關(guān)） ，便可計算出介質(zhì)膜的厚度 ti： ti = A0i / C （15）這里 i是該介質(zhì)膜的介電常數(shù)。 2）Cmax 測試誤差測試誤差 實際測試中，由于樣品制備不當(dāng)或測試原因，可能引入串聯(lián)電阻 R ，它使測試的電容Cm 小于待測樣品的電容 C（這里 C=Cmax） 。Cm 與 C 和 R 的關(guān)系如下：

14、Cm = C/（1+R22C2） （16）其中 =2f 是測試信號的角頻率。圖 3 給出了以 R 為參變量的 Cm-C 曲線。可以看出，存在串聯(lián)電阻時，待測的電容越大，測試誤差越大；串聯(lián)電阻越大，測試誤差越大。 因此要盡可能減小或消除串聯(lián)電阻效應(yīng)的影響1。一方面要減小 MOS 電容的柵電極面積（使 Cmax500pf） 。但考慮到邊緣效應(yīng)和雜散電容的影響及面積小引起的串聯(lián)電阻增加，不宜將面積作得太小。另一方面要盡可能減小串聯(lián)電阻，方法是：（1）減小體串聯(lián)電阻，采用較低電阻率的硅襯底。考慮到電阻率對 MOS C-V 的調(diào)制作用，電阻率不宜太低。一般應(yīng)大于 1cm，小于 20cm.若需測高電阻率

15、Si 上的 MOS 電容，需在較低電阻率硅片上外延所需高電阻率的外延片，再在其上制作 MOS 電容。 （2）減小接觸電阻：襯底采用歐姆接觸，或采用大電容耦合（背面保留 SiO2，并蒸一層 Al） ；柵電極用 Al，重?fù)诫sPoly-Si 或 Hg 均可以。 （3）盡可能減小測試夾具和引線電阻。當(dāng)測試的積累區(qū)電容等于或接近氧化層電容時，串聯(lián)電阻效應(yīng)可略。也可以由下式進(jìn)行修正1。 C = （1/Cm）（1/Cm2 4R22）1/2/（2R22） （17）70100200300400500600700800900100002004006008001000C(pF)Cm(pF)R=0ohmR=50ohm

16、R=100ohmR=200ohmR=500ohmR=1000ohmR=0ohmR=50ohmR=100ohmR=200ohmR=500ohmR=1000ohm 2 2 由高頻由高頻 MOSMOS 電容的最小值確定硅襯底摻雜濃度電容的最小值確定硅襯底摻雜濃度1 1） 由歸一化由歸一化最小電容最小電容Cmin/CoxCmin/Cox 確定確定 N N由（9） ， （10） ， （11）式得歸一化最小電容：Cmin/Cox=1/1+ox/（stox） 40sKTln（N/ni）/（q2N） 1/2 （18） 和最大的耗盡層寬度： Wmax =stox/ox1 /（Cmin/Cox）1 （19） 式中

17、 tox，ox，和 Cox 分別為 SiO2膜厚度，介電常數(shù)和氧化層電容；N，ni和 s分別為Si 的摻雜密度，本征載流子密度和介電常數(shù)；0為真空電容率，K 是波爾茲曼常數(shù)，T 為絕對溫度，q 為電子電荷。 由（18） ， （19）式看出，當(dāng)氧化層厚度 tox 給定后，襯底摻雜密度 N 和耗盡層寬度Wmax 由歸一化最小電容 Cmin/Cox 確定。對于非均勻摻雜的半導(dǎo)體，由 Cmin/Cox 計算的N 可視為相應(yīng)耗盡層深度 Wmax 內(nèi)的平均摻雜密度。2)Cmin/Cox2)Cmin/Cox 測試誤測試誤差差 a a 串聯(lián)電阻效應(yīng)串聯(lián)電阻效應(yīng) 由上節(jié)討論知：串聯(lián)電阻的存在使測試電容值低于真實

18、值。而且這種影響是非線性的（見圖 3） 。導(dǎo)致 MOS C-V 曲線畸變，使歸一化最小電容的測試值大于真實值，應(yīng)設(shè)法減小串聯(lián)電阻，選用較小的待測電容（參看前節(jié)） 。b b 表面反型溝道影響表面反型溝道影響 由于樣品制備（如 MOSFET 中柵氧化 MOS 結(jié)構(gòu)有源，漏存在）或 pSi MOS 電容有較高密度的有效氧化物正電荷的存在，使柵電極以外的硅表面存在一反型區(qū)。在柵壓作用下，柵下硅表面開始反型時，與此相連通的柵外反型區(qū)中的載流子會響應(yīng)高頻測試信號，對電容有貢獻(xiàn)，使 C-V 曲線上翹（向低頻過渡） 。因此，難以確定最小電容。應(yīng)避免表面溝道。圖 3 以 R 為參變量的 CmC 曲線8必要時，可

19、在柵電極外硅表面形成同型的重?fù)诫s環(huán)截止環(huán)，則可以消除反型溝道的影響。 c c 半導(dǎo)體中少子壽命的影響半導(dǎo)體中少子壽命的影響 在少子壽命短或偏壓掃描速度足夠漫時，強(qiáng)反型后，少子產(chǎn)生能響應(yīng)偏壓，反型少子電荷足以屏蔽掃描電場。耗盡層寬度達(dá)到最大值后，不再隨偏壓變化。MOS 電容達(dá)到最小值。Cmin/Cox 與偏壓掃描速度和掃描方向無關(guān)，只與 N 和 tox 相關(guān)，見(18)式。 當(dāng)少子產(chǎn)生壽命較長時，或偏壓掃描速度較快，少子產(chǎn)生跟不上偏壓變化，出現(xiàn)深耗盡。反掃時（向積累電壓） ，反型區(qū)少子密度逐漸達(dá)到平衡值，出現(xiàn) C-V 曲線變平，達(dá)到最小電容值。若少子壽命 g 為數(shù) 10s 以上時，不但出現(xiàn)更嚴(yán)重

20、的深耗盡，而且反掃時，呈現(xiàn)一個較 Cmin 值更大的表觀最小電容。如 g100s，Cmin/Cox 可從 0.31 平衡值 增加到 0.38 的表觀值。后者是反型層有過多的少子所至。 圖 4 少子壽命長時的深耗盡 C-V 曲線 為了測到平衡的 Cmin/Cox 值，可在反型偏壓下，加（或不加）光照，在暗室下等待電容達(dá)到穩(wěn)定值，此即 Cmin/Cox。再掃向積累電壓，獲得正確的高頻 C-V 曲線。d d 漏電影響漏電影響 若 MOS 漏電，則表明不能形成（或不穩(wěn)定的）反型層。雖出現(xiàn)深耗盡 C-V 曲線，但它不同于 g 長時的深耗盡，即反掃時（向積累）不出現(xiàn) C-V 曲線變平（在反型電壓區(qū)） ；在

21、光照下，反型區(qū)電容不會增加。總之存在漏電，便測不準(zhǔn) MOS 的最小電容。e e 測試環(huán)境影響測試環(huán)境影響 因為光照和溫度都會影響硅中的少子的產(chǎn)生復(fù)合過程，改變反型層中平衡載流子密度。從而影響 MOS 電容的 C-V 曲線。高溫、光照會使 Cmin/Cox 明顯增加。因此必須在室溫、暗室中測試 C-V 曲線。 樣品表面汲潮也會使 C-V 曲線上翹，所以應(yīng)在干燥環(huán)境或干 N2氣氛中進(jìn)行測試。3 3 金屬半導(dǎo)體功函數(shù)差的影響金屬半導(dǎo)體功函數(shù)差的影響 由于半導(dǎo)體的功函數(shù) WS和金屬的功函數(shù) WM不相等，如 WMWS，見下圖 5（a） 。在 MOS 結(jié)構(gòu)中，金屬中的電子通過 SiO2移到半導(dǎo)體表面。其結(jié)

22、果是金屬表面由于缺少電子而帶正電；半導(dǎo)體表面則因多出電子而出現(xiàn)負(fù)的空間電荷，能帶下彎見圖 5（b） 。這相當(dāng)0100200300400500600-5.0 -4.0 -3.0 -2.0 -1.0 0.01.02.03.04.05.09于在柵上加有一正壓。為了抵消其影響，必須在柵上加一負(fù)壓 VFB，使表面恢復(fù)平帶（s=0） 。由圖 5（a）可看出： VFB =（WM-WS）/qms 式中 ms 是金屬半導(dǎo)體功函數(shù)差。半導(dǎo)體的功函數(shù) WS可以用下式表示： WS=qEg/2（EFEi）式中 是電子親合勢，Eg 是 Si 禁帶寬度。因為（EiEF）/qF = KTln（N/nI）/q 代入上式得 WS

23、=qEg/2KTln（N/ni） （20）可見，金屬半導(dǎo)體功函數(shù)差 ms 是襯底摻雜密度 N 的函數(shù)。 真空能級 WM WS Ec Ec（EF）M （EF）S EF Ei Ei Ev Ev M n-Si M SiO2 n-Si （a） （b） 圖 5 （a）金屬與半導(dǎo)體的能帶圖 （b）WMWS時 MOS 結(jié)構(gòu)的能帶圖 4 4 有效氧化物電荷有效氧化物電荷 QoxQox 對對 C CV V 曲線的影響曲線的影響 1 1）有效氧化物電荷）有效氧化物電荷 QoxQox 對對 C CV V 曲線的影響曲線的影響氧化物中的電荷包括：1）Si/SiO2界面附近 SiO2中的固定正電荷 Qf；2）可動離子電

24、荷 Qm，如 Na+，K+等；3）氧化物陷阱電荷 Qot；4）Si/SiO2界面處的界面陷阱電荷 Qit。 作為有效氧化物凈電荷 Qox 一般為正，它對 Si 表面的影響相當(dāng)于在柵上加了一正電壓，使 Si 表面能帶彎曲 s（見圖 6（a） ） 。同樣，為了抵消 Qox 對 Si 表面的影響，需在柵上加一負(fù)壓 VFB = -Qox/Cox 使 Si 表面能帶變平（見圖 6（b） ） 。計入上述 ms 的影響，要使半導(dǎo)體處于平帶狀態(tài)，必須在柵上加一電壓 VFB平帶電壓。VFB= VFBVFB= -Qox/Cox + ms (21)于是得氧化物有效電荷數(shù)密度 Qox/q （歷史的原因也可寫成 Nss

25、）表示為： Nss = Qox/q = Cox（ms- VFB）/q （21） 這意味著實際測出的 CV 曲線沿電壓軸負(fù)方向平移了VFB距離，見圖 7。計算 Nss的過程：由測試的 CV 曲線可以計算出 tox = A0ox/Cmax，再由 tox，Cmin 計算10出 N，并由 tox，N 計算出 CFB ，由 CV 曲線讀 VFB ；由 N 和金屬功函數(shù) Wm 可以確定 ms。將 VFB ，ms 代入（21）式便可求出有效氧化物電荷數(shù)密度 Nss。此時的能帶圖如下所示： Ec Ec EF EF s Ev Ev Qox QM=Qox （a）（b） 圖 6（a）V0 時存在 Qox 的能帶圖

26、（b）VVFBQox/Cox 時的能帶圖2） SiO2中的可動電荷中的可動電荷 Qm（如（如 Na+，k+等）對等）對 CV 曲線的影響曲線的影響在 Na+或 k+沾污不太嚴(yán)重時，它們主要分布在 SiO2的外表面，Qm 的存在對 CV 的影響可略。但在高溫，正電場（即 BT）作用下，SiO2中的可動離子移向 Si/SiO2界面，若在此電場下冷卻至室溫，使 Qm 固定在界面附近的 SiO2中.這時所測得的 CV 曲線將向負(fù)電壓方向平移，見圖 7。 平移距離VFB對應(yīng) Qox 的增加，即： Nm = Qm/q =( Cox/q) VFB （22） 5 5 Si/SiO2界面陷阱對界面陷阱對 C C

27、V V 特性的影響特性的影響22110.0050.00100.00150.00200.00250.00-5-4-3-2-1012345VC系列1系列2BT前BT后VFBCFBVFBCmin 5 5 Si/SiO2界面陷阱對界面陷阱對 C CV V 特性的影響特性的影響221 1）對高頻）對高頻 C CV V 曲線的影響曲線的影響界面陷阱是 Si/SiO2界面處，Si 帶隙中的一些能量狀態(tài)或能級。它可與 Si 體內(nèi)交換電子。界面陷阱是否俘獲或發(fā)射電子，與它在禁帶中相對于費(fèi)米能 EF的位置有關(guān)。在 EF以上的界面陷阱，電子是騰空的；而在 EF以下的則是填充電子的。在高頻下，陷阱電荷不能響應(yīng)測試信號

28、，對電容無貢獻(xiàn)。但它所帶電荷與表面勢即偏壓有關(guān)，因而使高頻 CV 曲線畸變（見圖 8）. 反之，從測試的 C -V 曲線的畸變情況可以定性估計 Dit(如圖 8（b）的界面陷阱密度遠(yuǎn)遠(yuǎn)高于圖 8（a）的)。 圖 7 BT 試驗前后的高頻 C-V 曲線120.00E+002.00E-114.00E-116.00E-118.00E-111.00E-101.20E-101.40E-10-6-4-20246VC(pF)高頻低頻VFB（a）0.00E+005.00E-111.00E-101.50E-102.00E-102.50E-10-6-4-20246VC(pF)系列1系列2(b)2 2）對低頻）對低

29、頻 C CV V 曲線的影響曲線的影響 在低頻或準(zhǔn)靜態(tài)條件下，界面陷阱能響應(yīng)測試信號，對電容有貢獻(xiàn)，此時 MOS 電容的等效電路如下圖所示，圖中 Cit = dQit/ds 是界面陷阱電容。這時的 MOS 低頻電容 CL可寫成 1/CL =1/Cox + 1/(Cit+Csc) （23）或 圖 8 界面陷阱引起高低頻 C-V 曲線畸變13 Cit = CoxCL / (Cox-CL) Csc (23)界面陷阱密度 Dit 定義為單位面積，單位能量的陷阱數(shù)。當(dāng)表面勢變化為 ds ，即能量變化為 dE=qds 時，單位面積界面陷阱電荷的變化 dQit 可以寫成： dQit = qDit ds即 D

30、it=1/q(dQit/ ds)=1/q Cit （24）將(23)代入（24）式得 Dit=1/qCoxCL/（CoxCL）Csc （25）將（1）式即 1/C = 1/Cox1/Csc 代入上式得 Dit=1/qCoxCL/（CoxCL）CoxC/（CoxC） （25）上式中，Csc 和 C 分別為理論的低頻空間電荷電容和理論的低頻 MOS 電容。CL為測試的低頻電容。由 CL和 Csc 或 C 可以確定界面陷阱密度 Dit。但測試值 CL是柵壓的函數(shù)，而理論的 C 或 Csc 是表面勢的函數(shù)，因此，僅當(dāng)求出 s-V 關(guān)系后，才能確定界面陷阱在帶隙中的能量分布。如果我們只需了解耗盡區(qū)的陷阱

31、密度，那么就不需要 Csc 或 C 的理論值。因為在 1MHz高頻測試下，這個區(qū)域的界面陷阱對 MOS 電容無貢獻(xiàn)（在禁帶中部界面陷阱有較長的時間常數(shù)） ，即 Cit = 0。于是 1/CH = 1/Cox + 1/Csc 即 Csc = CoxCH/(Cox-CH)代入（25）式得 Dit =1/q CoxCL/(Cox-CL) CoxCH/(Cox-CH) (25)上式中，CL ，CH 分別為低頻和高頻的測試電容。3 3） 表面勢與柵壓的關(guān)系表面勢與柵壓的關(guān)系 CNBerglond 提出了一個直接從低頻微分電容的實驗曲線確定 sV 關(guān)系的方法，此法也適用于準(zhǔn)靜態(tài)測試3。對于一維近似，當(dāng)信號

32、頻率低或準(zhǔn)靜態(tài)掃描速度很低時，若柵上的總電荷為 Qg，電壓為 Vg，則 MOS 的低頻微分電容為 CL = d Qg /dVg = (dQg/dVox)(dVox/dVg)因為 dVox = dVg ds ，即 dVox/dVg=1ds/dVg ，又 dQg/dVox= Cox，于是有 ds/dVg =1-CL / Cox由強(qiáng)積累電壓 Va 到柵壓 V 積分上式，得柵壓為 V 的表面 s（v） VCoxCitCsc存在界面陷阱時的 MOS 電容等效電路14 s(V)=（1- CL/Cox）dVg + （26） Va上式的定積分就是柵壓 Vg=V，CL/Cox=1 的二直線與 CL/CoxV 曲

33、線圍成的面積，見下圖。為附加常數(shù)，可用兩種方法求得：1）令s 為（26）式中的定積分表面勢變化 V s（V）=（1- CL/Cox）dVg （27） Va它的值由下圖的陰影面積確定。于是，由 CL/Cox V 可以求得 CL/Cox s 曲線。并與理論的 C/Cox s 曲線比較，即，使二曲線在積累區(qū)重合，CL/Cox s 曲線沿s 軸平移的距離即為附加常數(shù)。2）因為 V=VFB時，s=0，由（26）式得 VFB （1- CL/Cox）dVg (28) Va就是柵壓 Vg=VFB ，CL/Cox=1 的二直線與 CL/CoxV 曲線圍成的面積，見下圖。0.00E+002.00E-114.00E

34、-116.00E-118.00E-111.00E-101.20E-101.40E-10-4-2024VgCCFBVFBVVaCox 求s（V）和的示意圖4 4） 界面陷阱在帶隙中的能量分布界面陷阱在帶隙中的能量分布由（26）式確定 s-V 的關(guān)系后，可以得到測試的低頻 CL-s 曲線并與理論的 C-s（參看圖 9）一起代入（25）式即可求得 Dit-s。15 圖 9（a）理論的 C-s 和（b）測試的 CL-s 曲線考慮到只有那些在費(fèi)米能附近的陷阱對 MOS 電容才有貢獻(xiàn)，便可確定界面陷阱的能量分布。仍以 n-Si 為例，見下能帶圖。 Ec Ei E EF s Ei0 Ev 確定界面陷阱能量位

35、置的示意圖在表面處，相對于帶隙中央 Ei，能量為 E=EF-Ei 的界面陷阱對電容的貢獻(xiàn)是主要的。而 Ei-Ei0=-qs，所以E=（EF-Ei0）+qs （29）或 E= -qF + qs （29） （因為（EF-Ei0）/q = -F = KTln（N/ni）/ q ） 。當(dāng) s=0 時，得到距帶隙中央為（EF-Ei0）處的陷阱密度，即平帶界面陷阱密度 Dit（EF） 。當(dāng) s=F時，E=0，即得到帶隙中央的陷阱密度 Dit（Ei） 。當(dāng) EF-Ei0 時，得到下半帶隙的 Dit（E） 。利用（29）或ab16（29）式，將 s 換算成 E，便可求得界面陷阱在帶隙中的能量分布 Dit（E）

36、 ，見圖 10 Dit(cm-2ev-1) 1E11 1E10E(ev)圖 10 界面陷阱在帶隙中的能量分布圖三三 高溫準(zhǔn)靜態(tài)測可動電荷高溫準(zhǔn)靜態(tài)測可動電荷1 BT 法測試的局限性法測試的局限性 前面已介紹高頻 C-V 與 BT 試驗結(jié)合，可以測出平帶電壓漂移VFB，從而求出可動電荷數(shù)密度 Nm。實際上，在 BT 應(yīng)力試驗中，氧化物中的陷阱也可能俘獲電子或釋放電子。由VFB計算出的電荷密度，除可動電荷外，還包含 SiO2陷阱電荷的變化。而且對于厚SiO2和高摻雜襯底的 MOS 電容樣品，不適于高頻 C-V 測試，BT 法失效。2 高溫準(zhǔn)靜態(tài)測試高溫準(zhǔn)靜態(tài)測試 Nm在足夠高的溫度（250）下，S

37、i 趨于本征導(dǎo)電，MOS 電容的位移電流 ic=Cox 為常數(shù)，不隨斜坡電壓變化。當(dāng) SiO2中存在 Na+、K+等可動離子時，由于高溫激活，這些可動離子可隨斜坡電壓極性的變化，從 SiO2一邊流向另一邊，形成一個峰值電流疊加在 ic上，見圖 10。若總電流為 i，則可動電荷數(shù)密度： t2 Nm=1/（Aq）（iic）dt t1式中 dt=1/dv， （=dV/dt 為常數(shù)）代入上式得 V2 Nm =1/（Aq）（iCox）dV （30） V1 由圖 11 看出，Nm 由 i-v 曲線與 i=Cox 直線圍成的面積確定。此法要求 MOS 電容漏電iDCox（10-11A） 。漏電使 i-v 變

38、斜，這時，Nm 由斜線與 i-v 曲線圍成的面積確定。EcEiEvEF17此法不僅適用于高襯底濃度和厚氧化層的 MOS 電容的測試，而且在高溫下，測試可以連續(xù)進(jìn)行，不需要升降溫過程，因而測試效率高。 i Na+ 離子電流峰 K+ 離子電流峰 icCL V2 V1 V 圖 11 可動離子的峰值電流四四 由脈沖高頻由脈沖高頻 C-V 確定確定 MOS 襯底中的摻雜剖面襯底中的摻雜剖面 N-W 在 MOS IC 研制中，準(zhǔn)確地測試襯底 Si 表面完整的摻雜剖面 N（w）是十分重要的。在界面陷阱不高的情況下（目前工藝能達(dá)到） ，采用 MOS 電容技術(shù)，可以實現(xiàn)這一目的。由測試的高頻 CV 曲線，在耗盡

39、區(qū)按基本公式： N（w）=2/（q0s）d（1/C2）/dv1 （31） W=0s / Csc （32） 確定摻雜剖面 N-W。式中“”對應(yīng) pSi， “”對應(yīng) nSi。為測到更深（wwmax）的摻雜分布，以得到整個摻雜剖面，采用脈沖高頻 CV 測試。它與一般高頻 CV 測試的區(qū)別見圖 12。+v +v +v t 0 t 0 t -v （a） -v （b） -v （c）圖 12（a，b）一般高頻 C-V 的掃描偏壓， （c）脈沖 C-V 采用的脈沖式偏壓18 在脈沖電壓下，當(dāng)|s|F| 時， （在通常的 C-V 測試中，Si 表面反型） ，襯底表面空間電荷區(qū)中的少子產(chǎn)生不能響應(yīng)這個脈沖電壓，無

40、法形成反型層，呈現(xiàn)深耗盡狀態(tài)，（31）(32) 二式適用。于是可獲得更大 W 處的摻雜密度 N 。由于（31） （32）式是假定了耗盡近似。事實上，對于較小的 W2(=2KT0s / (q2N)1/2是非本征德拜長度)，多數(shù)載流子對空間電荷電容的貢獻(xiàn)不再可略。 （31） （32）式不適用。KZiegler 等人4 計入多數(shù)載流子濃度，推導(dǎo)出了確定 Si 表面摻雜剖面的新公式： N(w)=2 / (q0s) d(1/ C2 )/dV-1g2（w/） （33） g1（w/）=（KT/q ）C2/（1C/Cox）2 d（1/C2）/dV (34) 式中 w/=（glng1）1/2 （35） g1=

41、2g / (1g) (1g) / (w/)2 (36) g2=1/ (1g)12(w/)2g / (1g)2 (37)新公式使 MOS 電容技術(shù)獲得直到半導(dǎo)體表面的摻雜剖面。計算步驟：從 C-V 曲線，由（34）式計算出每個 C 對應(yīng)的 g1；從(36) (35) (37)式得到的 w/g1和 g2g1的關(guān)系曲線圖，從對應(yīng)的 g1得 g2和 w/ 值；由 CV 曲線，g2值及（33）式得 N(w)；由=2KT0s / (q2N)1/2及 w/ 值得 w。此法可用于研究 Si 襯底摻雜的氧化再分布及低劑量離子注入（MOS FET 溝道注入）摻雜剖面。圖 13 是 CSM 系統(tǒng)利用新公式和脈沖 C

42、-V 測試獲得的 B 注入摻雜剖面。 為了準(zhǔn)確測定離子注入的 N-W 分布。在 MOS 電容樣品的制備中，要求：1）同類型雜質(zhì)注入，即 n-Si 注磷，p-Si 注硼；2）注入后要充分退火。實踐中發(fā)現(xiàn)：采用 RTA（鎢燈1050，45 秒）退火,不能用脈沖 MOS 技術(shù)獲得 N-W 分布。而在 N2 中熱退火， （950，40分） ，則可獲得完整的 N-W 剖面（見圖 13）. 3)注入前樣品 Si 片熱生長一層優(yōu)質(zhì) SiO2(Dit低, g 長).tox 可在 1000 以內(nèi).4)不適于高劑量(1012cm2)離子注入的測試. 1.00E+151.00E+160.00.20.40.60.81

43、.01.2MicronsIons/cm3Npeak:9.81E+15/cm3Xpeak:0.0574micronWdd :1.27micronXmin :0.0524Xmax :0.363Nbk :2.6E+15Dose :1.0E+1119圖 13 B 注入剖面五五 脈沖高頻脈沖高頻 C-tC-t 法法。 通常從 MOS 電容的瞬態(tài) C-t 曲線，根據(jù) Zerbst 圖解法求出 Si 表面空間電荷區(qū)（scr）的少子產(chǎn)生壽命 g 和表面復(fù)合速度 S 。g、S 直接影響 DROM 的刷新時間，CCD的轉(zhuǎn)移效率和 pn 結(jié)的漏電。也是 Si 材料和氧化工藝質(zhì)量的一個重要標(biāo)志。1 1 理論及理論及

44、ZerbstZerbst 圖解法圖解法5 在 P MOS 電容的柵電極上，加一個從負(fù)到正的單階躍電壓，見圖 14(a),半導(dǎo)體表面處的空穴排斥向體內(nèi),形成一耗盡空間電荷區(qū)。表面空間電荷區(qū)產(chǎn)生電子空穴對。電子移向Si 表面形成反型層;空穴在電場作用下移向耗盡區(qū)邊緣,中和那里的受主,使耗盡區(qū)變窄.隨著反型層電子 n 的增加,產(chǎn)生過程減弱,而電子-空穴的復(fù)合過程增強(qiáng),直至產(chǎn)生-復(fù)合過程達(dá)到動態(tài)平衡:耗盡區(qū)不再變窄,表面反型電子數(shù)達(dá)到平衡值.這種從非平衡到平衡的弛豫恢復(fù)過程可用圖 14（b）所示的 MOS 電容的高頻 C-t 曲線表征。圖中 C0 , Cf 分別為 MOS 電容的初始值和平衡值。T0是

45、弛豫恢復(fù)時間或反型時間。設(shè)單位面積的氧化層電容為 Cox，耗盡電容為 Csc，耗盡深度為 W，則 MOS 電容隨時間變化可以寫成： 1/C（t） = 1/Cox + 1/Csc（t） （38）式中 Csc（t）=0s/w（t） 。單位時間，單位面積的耗盡區(qū)的電子產(chǎn)生率為5： dn /dt = ni / (2g)（W-Wf）+ni S (39)式中 n 是硅表面的電子密度，g 是少子產(chǎn)生壽命,S 是表面的復(fù)合速度, Wf是平衡時的耗盡層寬度,ni是本征載流子密度.柵上單階躍電壓 V = VFB+Vox+s 其中平帶電壓 VFB不隨時間變化,在 t0 時 dV/dt = dVox/dt + ds

46、/dt = 0 (40)而 Vox =q(NWn) /Cox (41) s = qNW2 /（20s ） (42)聯(lián)合以上各式得：d(1/C)2/dt - ni / (gNCox)(1 / C1/Cf)2ni / (0sNCox)S=0 (43) (43)式就是著名的 Zerbst 方程。作d（1/C）2/dt (1 / C1/Cf)曲線。由曲線線性部分的斜率 = ni / (gNCox) , 得 g；由曲線在d（1/C）2/dt 軸上的截距=2ni / (0sNCox)S ， 得 S 。 +V (a) t 0 V V Cox (b) Cf20 C0 0 T0 t 圖 14 （a）單階躍脈沖

47、（b）PMOS C-t 曲線2 簡化法求簡化法求 gg ，S 上述換算過程的數(shù)據(jù)處理十分繁瑣，而且由于產(chǎn)生中心的異向分布，寄生電容及邊緣效應(yīng)，使 Zerbst 曲線無線性區(qū)，無法求出 g。因而，從 Zerbst 瞬態(tài)方程出發(fā)已發(fā)展了一些較為簡易的換算法，如（1） Tanigachi6提出直接用三角波電壓掃描 C-V 曲線，可以同時測量 g和 S 。要求在兩個合適的掃描速度下，掃出特定偏壓范圍的兩條 C-V曲線，而且只有 scr 產(chǎn)生和表面產(chǎn)生可比較的情況下才有效。（2）RFPierret7只計入 scr 產(chǎn)生，并對耗盡區(qū)寬度進(jìn)行修正后（w= wwf）后，求出瞬態(tài)微分方程的積分解，從而提出由 C

48、-t 曲線上適當(dāng)三點求出 g。（3） 兩點法8。只計入 scr 產(chǎn)生，直接求解瞬態(tài)微分方程，即可從 C-t 曲線求出 g 。 實踐中，在 MOS 電容柵極上加一從反型到（更）反型的單階躍電壓，便可使弛豫恢復(fù)過程以 scr 的少子產(chǎn)生為主，表面復(fù)合項可以忽略。上述方法（2） （3）成立。但它們假定在積分范圍內(nèi)，少子產(chǎn)生壽命為常數(shù)。在 Zerbst 曲線無線性區(qū)時，此條件不滿足。但仍可獲得 g 的估計值3 3更為直接簡單的估計方法是：更為直接簡單的估計方法是：（1）直接從積累反型積累掃描。由 C-V 曲線的深耗盡程度定性估計 g 。（2）作 C-t 曲線，其反型時間 T0也可用來定性估計 g 。六六 TDDBTDDB 技術(shù)技術(shù) MOS 集成電路在向超大規(guī)模發(fā)展的過程中，器件尺寸越來越?。系篱L度1m，柵介質(zhì)膜越來越?。?00 以下） ，以至在正常工作電壓下，SiO2膜的電場強(qiáng)度很高，使SiO2膜的擊穿成為 IC 基本失效模式。同時因為 Si 和 SiO2中存在高電場，將有熱電子或熱空穴自 Si 向 SiO2發(fā)射。它們或是 NF 隧道注入，圖 15 為電子自硅向 SiO2的隧道注入示意圖；或是雪崩注入。這些熱載流子可以使 SiO2中的陷阱充電或放電。且由于高能電子的電離碰撞，在 SiO2中和 Si/SiO2界面處產(chǎn)生新的氧化物陷阱