組合邏輯電路器件

1、23第四章 組合邏輯模塊及其應(yīng)用 上一章介紹了組合邏輯電路的分析與設(shè)計(jì)方法。隨著微電子技術(shù)的發(fā)展，現(xiàn)在許多常用的組合邏輯電路都有現(xiàn)成的集成模塊，不需要我們用門電路設(shè)計(jì)。本章將介紹編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等常用組合邏輯集成器件，重點(diǎn)分析這些器件的邏輯功能、實(shí)現(xiàn)原理及應(yīng)用方法。4.1 編碼器 一 編碼器的基本概念及工作原理編碼將字母、數(shù)字、符號等信息編成一組二進(jìn)制代碼。例：鍵控8421BCD碼編碼器。左端的十個(gè)按鍵S0S9代表輸入的十個(gè)十進(jìn)制數(shù)符號09，輸入為低電平有效，即某一按鍵按下，對應(yīng)的輸入信號為0。輸出對應(yīng)的8421碼，為4位碼，所以有4個(gè)輸出端A、B、C、D。 圖4

2、.1.1 鍵控8421BCD碼編碼器由真值表寫出各輸出的邏輯表達(dá)式為：表4.1.1 鍵控8421BCD碼編碼器真值表輸 入輸 出 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0 A B C D GS1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 10 1 1

3、 1 1 1 1 1 1 10 0 0 0 00 0 0 0 10 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 10 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 11 0 0 1 1畫出邏輯圖，如圖4.1.1所示。其中GS為控制使能標(biāo)志，當(dāng)按下S0S9任意一個(gè)鍵時(shí)，GS=1，表示有信號輸入；當(dāng)S0S9均沒按下時(shí)，GS=0，表示沒有信號輸入，此時(shí)的輸出代碼0000為無效代碼。 二 二進(jìn)制編碼器 用n位二進(jìn)制代碼對2n個(gè)信號進(jìn)行編碼的電路稱為二進(jìn)制編碼器。 3位二進(jìn)制編碼器有8個(gè)輸入端3個(gè)輸出端，所以常稱為8線3線編碼器，其功能真值表見表4.1.2，輸入

4、為高電平有效。表4.1.2 編碼器真值表輸 入輸 出 I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A01 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 由真值表寫出各輸出的邏輯表達(dá)式為： 用門電路實(shí)現(xiàn)邏輯電路。圖4.1.2 3位二進(jìn)制編碼器 三 優(yōu)先編碼器優(yōu)先編碼器允許同時(shí)輸入兩個(gè)以上的編碼信號，編碼器給所有的輸

5、入信號規(guī)定了優(yōu)先順序，當(dāng)多個(gè)輸入信號同時(shí)出現(xiàn)時(shí)，只對其中優(yōu)先級最高的一個(gè)進(jìn)行編碼。74148是一種常用的8線-3線優(yōu)先編碼器。其功能如表4.1.3 所示，其中I0I7為編碼輸入端，低電平有效。A0A2為編碼輸出端，也為低電平有效，即反碼輸出。其他功能：（1）EI為使能輸入端，低電平有效。（2）優(yōu)先順序?yàn)镮7I0，即I7的優(yōu)先級最高，然后是I6、I5、I0。（3）GS為編碼器的工作標(biāo)志，低電平有效。（4）EO為使能輸出端，高電平有效。表4.1.3 74148優(yōu)先編碼器真值表輸 入輸 出EI I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A0 GS EO1 × ×

6、× × × × × ×0 1 1 1 1 1 1 1 10 × × × × × × × 00 × × × × × × 0 10 × × × × × 0 1 10 × × × × 0 1 1 10 × × × 0 1 1 1 10 × × 0 1 1 1 1 10 

7、15; 0 1 1 1 1 1 10 0 1 1 1 1 1 1 11 1 1 1 11 1 1 1 00 0 0 0 10 0 1 0 10 1 0 0 10 1 1 0 11 0 0 0 11 0 1 0 11 1 0 0 11 1 1 0 1 其邏輯圖如圖所示。圖4.1.3 74148優(yōu)先編碼器的邏輯圖 四 編碼器的應(yīng)用 1編碼器的擴(kuò)展集成編碼器的輸入輸出端的數(shù)目都是一定的，利用編碼器的輸入使能端EI、輸出使能端EO和優(yōu)先編碼工作標(biāo)志GS，可以擴(kuò)展編碼器的輸入輸出端。圖4.1.4所示為用兩片74148優(yōu)先編碼器串行擴(kuò)展實(shí)現(xiàn)的16線4線優(yōu)先編碼器。圖4.1.4 串行擴(kuò)展實(shí)現(xiàn)的16線4線優(yōu)先

8、編碼器它共有16個(gè)編碼輸入端，用X0X15表示；有4個(gè)編碼輸出端，用Y0Y3表示。片1為低位片，其輸入端I0I7作為總輸入端X0X7；片2為高位片，其輸入端I0I7作為總輸入端X8X15。兩片的輸出端A0、A1、A2分別相與，作為總輸出端Y0、Y1、Y2，片2的GS端作為總輸出端Y3。片1的輸出使能端EO作為電路總的輸出使能端；片2的輸入使能端EI作為電路總的輸入使能端，在本電路中接0，處于允許編碼狀態(tài)。片2的輸出使能端EO接片的輸入使能端EI，控制片1工作。兩片的工作標(biāo)志GS相與，作為總的工作標(biāo)志GS端。電路的工作原理為：當(dāng)片2的輸入端沒有信號輸入，即X8X15全為1時(shí)，GS2=1（即Y3=

9、1），EO2=0（即EI1=0），片1處于允許編碼狀態(tài)。設(shè)此時(shí)X5=0，則片1的輸出為A2A1A0=010，由于片2輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=1010。當(dāng)片2有信號輸入，EO2=1（即EI1=1），片1處于禁止編碼狀態(tài)。設(shè)此時(shí)X12=0（即片2的I4=0），則片2的輸出為A2A1A0=011，且GS2=0。由于片1輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=0011。 2組成8421BCD 編碼器 圖4.1.5所示是用74148和門電路組成的8421BCD編碼器，輸入仍為低電平有效，輸出為8421DCD碼。工作原理為： 當(dāng)I9、I8無輸入（即I9、I8均為

10、高平）時(shí)，與非門G4的輸出Y3=0，同時(shí)使74148的EI=0，允許74148工作，74148對輸入I0I7進(jìn)行編碼。如I5=0，則A2A1A0=010，經(jīng)門G1、G2、G3處理后，Y2Y1Y0=101，所以總輸出Y3Y2Y1Y0=0101。這正好是5的842lBCD碼。當(dāng)I9或I8有輸入（低電平）時(shí)，與非門G4的輸出Y3=1，同時(shí)使74148的EI=1，禁止74148工作，使A2A1A0=111。如果此時(shí)I9=0，總輸出Y3Y2Y1Y0=1001。如果I8=0，總輸出Y3Y2Y1Y0=1000。正好是9和8的842lBCD碼。圖4.1.5 74148組成8421BCD編碼器4.2 譯碼器 一

11、 譯碼器的基本概念及工作原理 譯碼器將輸入代碼轉(zhuǎn)換成特定的輸出信號。假設(shè)譯碼器有n個(gè)輸入信號和N個(gè)輸出信號，如果N=2n ，就稱為全譯碼器，常見的全譯碼器有2線4線譯碼器、3線8線譯碼器、4線16線譯碼器等。如果N2n ，稱為部分譯碼器，如二一十進(jìn)制譯碼器（也稱作4線10線譯碼器）等。下面以2線4線譯碼器為例說明譯碼器的工作原理和電路結(jié)構(gòu)。2線4線譯碼器的功能如表4.2.1 所示。表4.2.1 2線4線譯碼器功能表輸 入輸 出EI A BY0 Y1 Y2 Y31 × ×0 0 00 0 10 1 00 1 11 1 1 10 1 1 11 0 1 11 1 0 11 1 1

12、 0由表4.2.1可寫出各輸出函數(shù)表達(dá)式：用門電路實(shí)現(xiàn)2線4線譯碼器的邏輯電路如圖4.2.1所示。圖4.2.1 2線4線譯碼器邏輯圖二 集成譯碼器1.二進(jìn)制譯碼器7413874138是一種典型的二進(jìn)制譯碼器，其邏輯圖和引腳圖如圖4.2.2所示。它有3個(gè)輸入端A2、A1、A0，8個(gè)輸出端Y0Y7，所以常稱為3線8線譯碼器，屬于全譯碼器。輸出為低電平有效，G1、G2A和G2B為使能輸入端。圖4.2.2 74138集成譯碼器邏輯圖表4.2.2 3線8線譯碼器74138功能表輸 入輸 出G1 G2A G2BA2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7× 1 ×&#

13、215; × 1 0 × ×1 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 0× × ×× × ×× × ×0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1

14、 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 02.8421BCD譯碼器7442（自學(xué)）三 譯碼器的應(yīng)用 1譯碼器的擴(kuò)展利用譯碼器的使能端可以方便地?cái)U(kuò)展譯碼器的容量。圖4.2.4所示是將兩片74138擴(kuò)展為4線16線譯碼器。其工作原理為：當(dāng)E1時(shí)，兩個(gè)譯碼器都禁止工作，輸出全1；當(dāng)E0時(shí)，譯碼器工作。這時(shí)，如果A3=0，高位片禁止，低位片工作，輸出Y0Y7由輸入二進(jìn)制代碼A2AlA0決定；如果A3=1，低位片禁止，高位片工作，輸出Y8Y15由輸入二進(jìn)制代碼A2AlA0決定。從而實(shí)現(xiàn)了4線16線譯碼器功能。 圖4.2.4 兩片74138擴(kuò)展為4線16線譯碼器2

15、實(shí)現(xiàn)組合邏輯電路 由于譯碼器的每個(gè)輸出端分別與一個(gè)最小項(xiàng)相對應(yīng)，因此輔以適當(dāng)?shù)拈T電路，便可實(shí)現(xiàn)任何組合邏輯函數(shù)。例4.2.1 試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù) 解：（1）將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非與非形式。 =m3+m5+m6+m7 =（2）該函數(shù)有三個(gè)變量，所以選用3線8線譯碼器74138。用一片74138加一個(gè)與非門就可實(shí)現(xiàn)邏輯函數(shù)L，邏輯圖如圖4.2.5所示。例4.2.2 某組合邏輯電路的真值表如表4.2.4所示，試用譯碼器和門電路設(shè)計(jì)該邏輯電路。解：（1）寫出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非與非形式。 （2）選用3線8線譯碼器74138。設(shè)A=A2、B=A1、C=A0。

16、將L、F、G的邏輯表達(dá)式與74138的輸出表達(dá)式相比較，有： 用一片74138加三個(gè)與非門就可實(shí)現(xiàn)該組合邏輯電路，邏輯圖如圖4.2.6所示。表4.2.4 例4.2.2 的真值表輸 入輸 出A B CL F G0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 11 0 01 0 10 1 01 0 10 1 00 1 11 0 0可見，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。 3構(gòu)成數(shù)據(jù)分配器 數(shù)據(jù)分配器將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。它的作用與圖4.2.7所示的單刀多擲開關(guān)相似。由于譯碼器和數(shù)據(jù)分配器的功能非常接近，所以譯碼

17、器一個(gè)很重要的應(yīng)用就是構(gòu)成數(shù)據(jù)分配器。也正因?yàn)槿绱?，市場上沒有集成數(shù)據(jù)分配器產(chǎn)品，只有集成譯碼器產(chǎn)品。當(dāng)需要數(shù)據(jù)分配器時(shí)，可以用譯碼器改接。 例4.2.3 用譯碼器設(shè)計(jì)一個(gè)“1線-8線”數(shù)據(jù)分配器。表4.2.5 數(shù)據(jù)分配器功能表地址選擇信號輸出A2 A1 A00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7 圖4.2.8 用譯碼器構(gòu)成數(shù)據(jù)分配器 四數(shù)字顯示譯碼器在數(shù)字系統(tǒng)中，常常需要將數(shù)字、字母、符號等直觀地顯示出來，供人們讀取或監(jiān)視系統(tǒng)的工作情況。能夠顯示數(shù)字、字母或符號的器件稱為數(shù)字顯示器。在數(shù)

18、字電路中，數(shù)字量都是以一定的代碼形式出現(xiàn)的，所以這些數(shù)字量要先經(jīng)過譯碼，才能送到數(shù)字顯示器去顯示。這種能把數(shù)字量翻譯成數(shù)字顯示器所能識別的信號的譯碼器稱為數(shù)字顯示譯碼器。常用的數(shù)字顯示器有多種類型。按顯示方式分，有字型重疊式、點(diǎn)陣式、分段式等。按發(fā)光物質(zhì)分，有半導(dǎo)體顯示器，又稱發(fā)光二極管(LED)顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。目前應(yīng)用最廣泛的是由發(fā)光二極管構(gòu)成的七段數(shù)字顯示器。 1七段數(shù)字顯示器原理七段數(shù)字顯示器就是將七個(gè)發(fā)光二極管（加小數(shù)點(diǎn)為八個(gè)）按一定的方式排列起來，七段a、b、c、d、e、f、g（小數(shù)點(diǎn)DP）各對應(yīng)一個(gè)發(fā)光二極管，利用不同發(fā)光段的組合，顯示不同的阿拉

19、伯?dāng)?shù)字。圖4.2.9 七段數(shù)字顯示器及發(fā)光段組合圖 （a）顯示器 （b）段組合圖 按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種。圖4.2.10 半導(dǎo)體數(shù)字顯示器的內(nèi)部接法 （a）共陽極接法 （b）共陰極接法半導(dǎo)體顯示器的優(yōu)點(diǎn)是工作電壓較低（1.53V）、體積小、壽命長、亮度高、響應(yīng)速度快、工作可靠性高。缺點(diǎn)是工作電流大，每個(gè)字段的工作電流約為10mA左右。2七段顯示譯碼器7448七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器，它的功能是將輸入的4位二進(jìn)制代碼轉(zhuǎn)換成顯示器所需要的七個(gè)段信號ag。表4.2.6為它的邏輯功能表。 ag為譯碼輸出端。另外，它還有3個(gè)控制

20、端：試燈輸入端LT、滅零輸入端RBI、特殊控制端BI/RBO。其功能為： （1）正常譯碼顯示。LT=1，BI/RBO=1時(shí)，對輸入為十進(jìn)制數(shù)l15的二進(jìn)制碼（00011111）進(jìn)行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。 （2）滅零。當(dāng)輸入RBI =0 ，而輸入為0的二進(jìn)制碼0000時(shí)，則譯碼器的ag輸出全0，使顯示器全滅；只有當(dāng)RBI =1時(shí)，才產(chǎn)生0的七段顯示碼。所以RBI稱為滅零輸入端。 （3）試燈。當(dāng)LT=0時(shí)，無論輸入怎樣，ag輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個(gè)發(fā)光段的好壞。 LT稱為試燈輸入端。 （4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。 作輸入使用

21、時(shí)，如果BI=0時(shí)，不管其他輸入端為何值，ag均輸出0，顯示器全滅，。因此BI稱為滅燈輸入端。 作輸出端使用時(shí)，受控于RBI。當(dāng)RBI=0，輸入為0的二進(jìn)制碼0000時(shí)，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO 又稱為滅零輸出端。 將BI/RBO和RBI配合使用，可以實(shí)現(xiàn)多位數(shù)顯示時(shí)的“無效0消隱”功能。在多位十進(jìn)制數(shù)碼顯示時(shí)，整數(shù)前和小數(shù)后的0是無意義的，稱為“無效0”。 在圖4.2.12所示的多位數(shù)碼顯示系統(tǒng)中，就可將無效0滅掉。從圖中可見，由于整數(shù)部分7448除最高位的RBI接0、最低位的RBI接1外，其余各位的RBI均接受高位的RBO輸出信號。所以整數(shù)部分只有在高位是0，而

22、且被熄滅時(shí)，低位才有滅零輸入信號。同理，小數(shù)部分除最高位的RBI接1、最低位的RBI接0外，其余各位均接受低位的RBO輸出信號。所以小數(shù)部分只有在低位是0、而且被熄滅時(shí)，高位才有滅零輸入信號。從而實(shí)現(xiàn)了多位十進(jìn)制數(shù)碼顯示器的“無效0消隱”功能。表4.2.6 七段顯示譯碼器7448的邏輯功能表功能（輸入）輸入輸入/輸出輸出顯示字形LT RBIA3 A2 A1 A0BI/RBOa b c d e f g0123456789101112131415滅燈滅零試燈1 11 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 &#

23、215;1 ×1 ×1 ×1 ×1 ×1 ×× ×1 00 ×0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 × × × ×0 0 0 0× × × ×11111111111111110011 1 1 1 1 1 0 0 1 1 0 0 0 01 1

24、0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 1 0 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 1 1 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 1 0 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 01 1 1 1 1 1 14.3 數(shù)據(jù)選擇器 4.3.1 數(shù)據(jù)選擇器的基本概念及工作原理數(shù)據(jù)選擇器根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。它的作用與圖4.3.1所示的單刀多擲開

25、關(guān)相似。常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類型。下面以4選1為例介紹數(shù)據(jù)選擇器的基本功能、工作原理及設(shè)計(jì)方法。四選一數(shù)據(jù)選擇器的功能如表4.3.1 所示。表4.3.1 4選1數(shù)據(jù)選擇器功能表輸 入輸 出GA1 A0D3 D2 D1 D0Y1× ×× × × ×000 0× × × 0× × × 1010 1× × 0 ×× × 1 ×011 0× 0 × ×× 1

26、 × ×011 10 × × ×1 × × ×01根據(jù)功能表，可寫出輸出邏輯表達(dá)式由邏輯表達(dá)式畫出邏輯圖如圖4.3.2所示。圖4.3.2 4選1數(shù)據(jù)選擇器的邏輯圖二集成數(shù)據(jù)選擇器 74151是一種典型集成8選1數(shù)據(jù)選擇器，其邏輯圖和引腳圖如圖4.3.3所示。它有8個(gè)數(shù)據(jù)輸入端D0D7，3個(gè)地址輸入端A2、A1、A0，2個(gè)互補(bǔ)的輸出端Y和，1個(gè)使能輸入端G，使能端G仍為低電平有效。74151的功能表如表4.3.2所示。三數(shù)據(jù)選擇器的應(yīng)用 1數(shù)據(jù)選擇器的通道擴(kuò)展 作為一種集成器件，最大規(guī)模的數(shù)據(jù)選擇器是16選1。如果需

27、要更大規(guī)模的數(shù)據(jù)選擇器，可進(jìn)行通道擴(kuò)展。 用兩片74151和3個(gè)門電路組成的16選1的數(shù)據(jù)選擇器電路如圖4.3.4所示。圖4.3.4 用兩片74151組成的16選1數(shù)據(jù)選擇器的邏輯圖 2實(shí)現(xiàn)組合邏輯函數(shù) （1）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)邏輯函數(shù)。 例4.3.1 試用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù) 解法1：將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式 =m3+m5+m6+m7將輸入變量接至數(shù)據(jù)選擇器的地址輸入端，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將邏輯函數(shù)L的最小項(xiàng)表達(dá)式與74151的功能表相比較，顯然，L式

28、中出現(xiàn)的最小項(xiàng)，對應(yīng)的數(shù)據(jù)輸入端應(yīng)接1，L式中沒出現(xiàn)的最小項(xiàng)，對應(yīng)的數(shù)據(jù)輸入端應(yīng)接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。畫出連線圖如圖4.3.5所示。解法2：作出邏輯函數(shù)L的真值表如表4.3.3所示。將輸入變量接至數(shù)據(jù)選擇器的地址輸入端，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將真值表中L取值為1的最小項(xiàng)所對應(yīng)的數(shù)據(jù)輸入端接1，L取值為0的最小項(xiàng)，對應(yīng)的數(shù)據(jù)輸入端接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。畫出連線圖如圖4.3.5所示。表4.3.3 L的真值表A B CL0 0 00 0 10 1 00 1 11 0

29、 01 0 11 1 01 1 100010111 （2）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)時(shí)，不能用前述的簡單辦法。應(yīng)分離出多余的變量，把它們加到適當(dāng)?shù)臄?shù)據(jù)輸入端。例4.3.2 試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)： 解：由于函數(shù)L有三個(gè)輸入信號A、B、C，而4選1僅有兩個(gè)地址端A1和A0，所以選A、B接到地址輸入端，且A=A1，B=A0。將C加到適當(dāng)?shù)臄?shù)據(jù)輸入端。畫出連線圖如圖4.3.6所示。4.4 數(shù)值比較器 一 數(shù)值比較器的基本概念及工作原理數(shù)值比較器對兩個(gè)位數(shù)相同的二進(jìn)制整數(shù)進(jìn)行數(shù)值比較并判定其大小關(guān)系。11位數(shù)值比較器 1位數(shù)值比較器的功能是比較兩個(gè)1位二進(jìn)制數(shù)A和B

30、的大小，比較結(jié)果有三種情況，即：AB、AB、AB。其真值表如表4.4.1所示。 由真值表寫出邏輯表達(dá)式： FAB = FAB = FAB =由以上邏輯表達(dá)式可畫出邏輯圖如圖4.4.1所示。 表4.4.1 1位數(shù)值比較器真值表輸 入輸出A BFAB FAB FAB0 00 11 0 1 1 0 0 10 1 01 0 00 0 1 2考慮低位比較結(jié)果的多位比較器1位數(shù)值比較器只能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行比較。而實(shí)用的比較器一般是多位的，而且考慮低位的比較結(jié)果。下面以2位為例討論這種數(shù)值比較器的結(jié)構(gòu)及工作原理。2位數(shù)值比較器的真值表如表4.4.2所示。其中A1、B1、A0、B0為數(shù)值輸入端，IAB、

31、IAB 、IAB為級聯(lián)輸入端，是為了實(shí)現(xiàn)2位以上數(shù)碼比較時(shí)，輸入低位片比較結(jié)果而設(shè)置的。FAB、FAB 、FAB為本位片三種不同比較結(jié)果輸出端。表4.4.2 2位數(shù)值比較器的真值表數(shù)值輸入級聯(lián)輸入輸 出A1 B1A0 B0IAB IAB IABFAB FAB FABA1B1A1B1A1B1A1B1A1B1A1B1A1B1××××A0B0A0B0A0B0A0B0A0B0××××××××××××1 0 00 1 00 0 11 0 00 1

32、 01 0 00 1 01 0 00 1 00 0 1由此可寫出如下邏輯表達(dá)式： FAB （A1B1）+（A1B1)(A0B0）+（A1B1)(A0B0)IAB FAB （A1B1+（A1B1）(A0B0+（A1B1）(A0B0)IAB FAB （A1B1)(A0B0)IAB根據(jù)表達(dá)式畫出邏輯圖如圖4.4.2所示。圖中用了兩個(gè)l位數(shù)值比較器，分別比較（A1、B1）和（A0、B0），并將比較結(jié)果作為中間變量，這樣邏輯關(guān)系比較明確。圖4.4.2 2位數(shù)值比較器邏輯圖 三 集成數(shù)值比較器及其應(yīng)用 1集成數(shù)值比較器74857485是典型的集成4位二進(jìn)制數(shù)比較器。其真值表如表4.4.3所示，電路原理與圖

33、4.4.2所示的2位二進(jìn)制數(shù)比較器完全一樣。 2集成數(shù)值比較器的應(yīng)用 （1）單片應(yīng)用。 一片7485可以對兩個(gè)4位二進(jìn)制數(shù)進(jìn)行比較，此時(shí)級聯(lián)輸入端IAB 、IAB 、IAB應(yīng)分別接0、0、1。當(dāng)參與比較的二進(jìn)制數(shù)少于4位時(shí)，高位多余輸入端可同時(shí)接0或1。 （2）數(shù)值比較器的位數(shù)擴(kuò)展。（a）串聯(lián)擴(kuò)展方式，如圖4.4.4所示。 圖4.4.4 采用串聯(lián)方式組成的8位數(shù)值比較器 原則上講，按照上述級聯(lián)方式可以擴(kuò)展成任何位數(shù)的二進(jìn)制數(shù)比較器。但是，由于這種級聯(lián)方式中比較結(jié)果是逐級進(jìn)位的，工作速度較慢。級聯(lián)芯片數(shù)越多，傳遞時(shí)間越長，工作速度越慢。因此，當(dāng)擴(kuò)展位數(shù)較多時(shí)，常采用并聯(lián)方式。（b）并聯(lián)擴(kuò)展方式。

34、 圖4.4.5所示是采用并聯(lián)方式用5片7485組成的16位二進(jìn)制數(shù)比較器。將16位按高低位次序分成4組，每組用1片7485進(jìn)行比較，各組的比較是并行的。將每組的比較結(jié)果再經(jīng)1片7485進(jìn)行比較后得出比較結(jié)果。這樣總的傳遞時(shí)間為兩倍的7485的延遲時(shí)間。若用串聯(lián)方式，則需要4倍的7485的延遲時(shí)間。圖4.4.5 采用并聯(lián)方式組成的16位數(shù)值比較器4.5 加法器 一加法器的基本概念及工作原理 1半加器半加器的真值表如表4.5.1所示。表中的A和B分別表示被加數(shù)和加數(shù)輸入，S為本位和輸出，C為向相鄰高位的進(jìn)位輸出。由真值表可直接寫出輸出邏輯函數(shù)表達(dá)式: 可見，可用一個(gè)異或門和一個(gè)與門組成半加器，如圖

35、4.5.1所示。如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式： 由此畫出用與非門組成的半加器。 表4.5.1 半加器的真值表輸 入輸出被加數(shù)A 加數(shù) B和數(shù)S 進(jìn)位數(shù)C0 00 11 01 10 01 01 00 1圖4.5.2 與非門組成的半加器 圖4.5.3 半加器的符號 2全加器在多位數(shù)加法運(yùn)算時(shí)，除最低位外，其他各位都需要考慮低位送來的進(jìn)位。全加器就具有這種功能。全加器的真值表如表4.5.2所示。表中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Ci-1表示來自相鄰低位的進(jìn)位輸入。Si為本位和輸出，Ci為向相鄰高位的進(jìn)位輸出。 表4.5.2 全加器的真值表輸 入輸 出Ai Bi C

36、I-1Si Ci 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 由真值表直接寫出Si和Ci的輸出邏輯函數(shù)表達(dá)式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得： 根據(jù)（4.5.5）和（4.5.6）式畫出全加器的邏輯電路如圖4.5.4（a）所示。圖4.5.4（b）所示為全加器的代表符號。圖4.5.4 全加器 （a）邏輯圖 （b）符號 二 多位數(shù)加法器要進(jìn)行多位數(shù)相加，最簡單的方法是將多個(gè)全加器進(jìn)行級聯(lián)，稱為串行進(jìn)位加法器。圖4.5.5所示是4位串行進(jìn)位加法器，從圖中可見，兩個(gè)4位相加數(shù)A3A2A1A0和B3B2B1B0的各

37、位同時(shí)送到相應(yīng)全加器的輸入端，進(jìn)位數(shù)串行傳送。全加器的個(gè)數(shù)等于相加數(shù)的位數(shù)。最低位全加器的Ci-1端應(yīng)接0。 圖4.5.5 4位串行進(jìn)位加法器 串行進(jìn)位加法器的優(yōu)點(diǎn)是電路比較簡單，缺點(diǎn)是速度比較慢。因?yàn)檫M(jìn)位信號是串行傳遞，圖4.5.5中最后一位的進(jìn)位輸出C3要經(jīng)過四位全加器傳遞之后才能形成。如果位數(shù)增加，傳輸延遲時(shí)間將更長，工作速度更慢。 為了提高速度，人們又設(shè)計(jì)了一種多位數(shù)快速進(jìn)位（又稱超前進(jìn)位）的加法器。所謂快速進(jìn)位，是指加法運(yùn)算過程中，各級進(jìn)位信號同時(shí)送到各位全加器的進(jìn)位輸入端?，F(xiàn)在的集成加法器，大多采用這種方法。 三快速進(jìn)位集成4位加法器7428374283是一種典型的快速進(jìn)位的集成加

38、法器。首先介紹快速進(jìn)位的概念及實(shí)現(xiàn)快速進(jìn)位的思路。重新寫出全加器Si和Ci的輸出邏輯表達(dá)式： （4.5.5） （4.5.6）考察進(jìn)位信號Ci的表達(dá)式，可見：當(dāng)Ai=Bi=1時(shí)，AiBi=1，得Ci=1，即產(chǎn)生進(jìn)位。所以定義Gi=AiBi，Gi稱為產(chǎn)生變量。當(dāng)，則AiBi=0，得Ci=Ci-1，即低位的進(jìn)位信號能傳送到高位的進(jìn)位輸出端。所以定義，Pi稱為傳輸變量。Gi和Pi都只與被加數(shù)Ai和加數(shù)Bi有關(guān)，而與進(jìn)位信號無關(guān)。將Gi和Pi代入式（4.5.5）和式（4.5.6），得： （4.5.7） （4.5.8）由式（4.5.8）得各位進(jìn)位信號的邏輯表達(dá)式如下： （4.5.9a） （4.5.9b） （4.5.9c） （4.5.9d）由式（4.5.9）可以看出：各位的進(jìn)位信號都只與Gi、Pi和C-1有關(guān)，而C-1是向最低位的進(jìn)位信號，其值為0，所以各位的進(jìn)位信號都只與被加數(shù)Ai和加數(shù)Bi有關(guān)，它們是可以并行產(chǎn)生的，從而可實(shí)現(xiàn)快速進(jìn)位。根據(jù)以上思路構(gòu)成的快速進(jìn)位的集成4位加法器74283的邏輯圖如圖4.5.6所示。 圖4.5.6 集成4位加法器74283 （a）邏輯圖 （b）引腳圖 四集成加法器的應(yīng)用 1加法器級聯(lián)實(shí)現(xiàn)多位二進(jìn)制數(shù)加法運(yùn)算一片74283只能進(jìn)行4位二進(jìn)制數(shù)的加法運(yùn)算，將多片74283進(jìn)行級聯(lián)，就可擴(kuò)展加法運(yùn)算的位數(shù)。用2片74283組成的8位二進(jìn)制數(shù)加法電路