準諧振資料開關電源

1、Quasi-Resonant (準諧振) Converter Topology :簡介：Advantage： 1)可以降低MOSFET 開關損耗，從而提高可靠性2)可以改善EMI 特性，在增加功率傳輸效率的同時減少EMI 干擾，減少濾波器使用數(shù)量，降低成本備注：諧振電路的定義在具有R 、 L、 C 的交流電路中，電路兩端的電壓和電流位相一般是不同的，如果通過變更L 、C的參數(shù)或電源頻率使其達到電壓與電流的位相相同，此時電路呈現(xiàn)純電阻性，這種狀態(tài)就叫做諧振。在這種情況下，電路的電阻值達到極值（最大或者最?。?。諧振分為 串聯(lián)諧振和并聯(lián)諧振。3)當工作在 discontinuous conducti

2、on mode 時，轉(zhuǎn)換器會偵測到drain （漏極）電壓波谷并在drain電壓最小時開啟MOSFET.當工作在 continuous conduction mode 時，轉(zhuǎn)換器會工作在固定工作頻率。工作機理：1） 當MOSFET 在導通時（Ton），輸入電壓Vin加在初級線圈上 Lm ，此時 MOSFET 電流Ids 從0線性增加至最大值Ipk，在這段時間內(nèi)，能量儲存在初級電感，為（Lm*Ipk*Ipk）/2 .2） 當MOSFET 關閉時，儲存在線圈中的能量導致次級輸出端的整流二極管開啟。在二級管開啟的時間內(nèi)（Td）， 輸出電壓Vo施加在次級線圈上，此時整流二極管的電流從最大值Ipk*Np

3、/Ns線性減少, 而此時輸入電壓Vin和次級線圈反饋到初級線圈的點煙V0*Np/Ns 疊加到FET 上。3） 當二極管電流降至0時，F(xiàn)ET的Vds 電壓通過初級線圈Lm以及FET 的輸出電容Coss以振幅V0*Np/Ns開始共振。當Vds達到最小值時，準諧振開關開啟MOSFET。這樣就可以減少由于漏極與源極之間的電容導致的開關損益。這就是所謂的ZVS .4） 當輸出負載減少或者輸入電壓增大的時候， MOSFET 的Ton會減少并且開關頻率增加。這就會導致嚴重的開關損失以及間歇性開關和噪音問題。相關圖形請參看以下：濾波電容其中Coss既是緩沖電容 又是諧振電容，它包括開關管輸出電容及變壓器繞組分

4、布電容Vds尖峰脈沖是由Lk Coss 產(chǎn)生的高頻脈沖， Lk一般為 Lm的10% FSQ Series 控制方式為克服在低負載情況下頻率增加的問題，F(xiàn)SQ 芯片采用一種新的控制技術。一旦FET開啟，那么下次開啟被限制在空白時間Tb之外。在空白之間之后控制器會 在檢測時間Tw內(nèi) 當電壓波形為波谷時打開MOSFET ,如果在此時間內(nèi)無法檢測到波谷，那會在Tw結束時強制打開FET 。這樣轉(zhuǎn)化器就可以在CCM 模式下以相同的頻率工作。而在DCM 模式下，控制器會在Tw時間內(nèi)的波谷時打開FET，對應的，開關頻率被限制為55Khz67Khz 。備注： Case A ：為在Tw內(nèi)無法檢測到波谷 所以強制打

5、開FET。 Case B/C: 為在Tw內(nèi)檢測到波谷時打開FETFSQ回路系統(tǒng)設計的方式：1)定義系統(tǒng)參數(shù)輸入電壓范圍（Vmin 、Vmax），頻率，最大輸出功率Po，效率Eff效率的默認設定：低電壓輸出：0.70.75 高電壓輸出：0.80.85最大輸入功率：=Po/Eff對于多輸出電路，每一個輸出占有因子定義為：KL（n）=Po(n)/Po對于單一輸出電路，KL(1)=12) 設定DC Link （直流傳輸）電容以及計算DC LINK 電壓范圍在離線式開關電源中（開關電源在轉(zhuǎn)換過程中，使用高頻變壓器隔離之 稱為離線式開關電源，常用的AD/DC變換器就是離線式變換器），通過DC link電容

6、整流AC MAINS (交流供電干線)獲得大略的DC電壓（Vdc），然后再轉(zhuǎn)換成純正的DC 輸出電壓。其中DC link 電容Cdc默認電容值為：對寬電壓輸入電路（85265v），輸入功率每watt對應23uf/watt ；對于窄電壓電路（195265v），每watt對應1uf/watt。而Vdc 定義為：其中Dch定義為Cdc充電循環(huán)比率，一般為 0.2 。如圖所示最大DL LINK 電壓為：3）計算輸出反饋電壓在準諧振反激式變換器中，當FET關閉的時候，DC LINK 電壓（VDC）以及輸出電壓反饋到初級線圈的電壓VRO 施加在FET 上：MOSFET電容性開關損耗可以通過增加Vro來減少

7、，但是這會增加FET的壓降，因此Vro需要在電壓margin與效率之間協(xié)調(diào)決定。5） 設定變壓器初級線圈感值如果考慮到EMI ，那DCM 下工作是比較可行的，因為FET 在漏電壓最小時被打開，當工作在DCM ，次級端二極管被關閉。因為選擇DCM,平均儲存能量比CCM小，所以變壓器尺寸會比較小。但是DCM 因為會引起比較高的RMS電流，這會增加導通損耗并引起大電流施加在輸出電容上。因此 ，考慮到效率以及點此元件尺寸，一般在低電壓情況下選擇CCM ，而在高電壓情況下 選擇DCM.我們在設計變壓器初級感值時是在最小輸入電壓和最大輸出負載情況下。A: CCM情況下 設計：首先計算Vro最大占空比率：然

8、后根據(jù)以下定義：其中，fs 是自激開關頻率(free running switching frequency)， Krf 是波紋因數(shù)。一般設定為 0.50.7其中 B: DCM 情況下設計：在DCM 時，Dmax 需要比CCM 時小，但是以為內(nèi)Dmax的減少會增加FET的傳導損耗，所以不能太小。Lm的定義式為：一旦Lm確定了，那么在最小輸入電壓 全負載情況下的FET 最大峰值電流以及RMS電流也就確定了：6） 選擇合適的FPS根據(jù)上面得出的最大峰值電流，選擇恰當?shù)腇PS，但是FPS 的pulse-by-pulse極限需要比Ids 的峰值電流大，需要有+/-12%的tolerance。7） 選擇

9、變壓器磁芯以及初級線匝數(shù)為選擇合適的磁芯，我們可以根據(jù)設定的輸出功率和輸出條件對應選擇合適的磁芯，這個可以根據(jù)變壓器供應商提供的datasheet進行參考。（需要考慮是單輸出還是多輸出）。 依照選擇的磁芯，計算變壓器初級線圈最小匝數(shù)，計算公式如下：其中Ae是指磁芯切面的面積，單位為mm*mm 。 Bsat是以特斯拉（T）為單位的飽和磁通量密度。因為磁通量密度會隨著溫度的增加而減少，所以在計算匝數(shù)時需要考慮到溫度的影響。8） 設計輸出線圈的匝數(shù)： 如下是簡化的變壓器結構圖：計算線圈參數(shù)需要按照以下步驟：首先計算初級線圈與反饋次級線圈之間的匝數(shù)比：其中 Vf1 是指輸出端二極管的導通壓降。然后計算

10、出合適的Ns1 匝數(shù) ，這樣 其他輸出端得匝數(shù)就可以通過以下公式計算出：而VCC繞線的匝數(shù)可以根據(jù)以下計算公式：其中VCC* 是指FPS 設備的輸入電壓值 ， Vfa是Da的導通壓降。最后 根據(jù)計算出的初級線圈匝數(shù) 算出磁心的gap值：其中Al是指無GAP時的電感系數(shù) （電感系數(shù)是指磁芯上每個線圈產(chǎn)生的自感量）備注： AL=L/N.N L:有磁芯的線圈的自感量 N:線圈匝數(shù)9） 根據(jù)每個輸出的電流RMS值計算出每組繞線的線圈直徑第N道次級線圈的電流值可定義為：其中的參數(shù)在之前都有過定義。一般情況下，如果線的長度超過一米，電流密度一般為5A/mm*mm ，如果線比較短則電流密度為610A/mm*

11、mm . 如果線的直徑超過1mm ，則容易引起漩渦電流損耗，應該避免。同時，需要驗證磁芯的繞線空間是否能夠容納實際需要的線材。10) 根據(jù)電壓和電流值選擇次級的整流二極管次級輸出的整流二極管的（Dr（n）的最大反向電壓和電流定義為：通過上式得到的最大反向電壓和電流可以根據(jù)下式得出考慮到margin的整流二極管參數(shù)：VRRM> 1.3Vd（n）If > 1.5 I d(n)rms11) 計算輸出電容輸出電容的紋波電流（ripple current）可定義為：在實際應用中，紋波電流越小越好，會改善電容的品質(zhì)，而紋波電壓（ripple voltage）定義為：其中 Co（n）是電容容值，

12、而Rc（n）為等效串聯(lián)電阻（effective series resisitance）. 理論上，一個完美的電容，自身不會產(chǎn)生任何能量損失，但是實際上，因為制造電容的材料有電阻，電容的絕緣介質(zhì)有損耗，各種原因?qū)е码娙葑兊貌弧巴昝馈薄＿@個損耗在外部，表現(xiàn)為就像一個電阻跟電容串連在一起，所以就起了個名字叫做“等效串連電阻”。如果因為高等效串聯(lián)電阻導致無法滿足ripple參數(shù)規(guī)格，那么可以采用額外的后置LC 濾波器（post filter）12) 設計 RCD 緩沖回路當MOSFET關閉時，會產(chǎn)生一個由于變壓器漏感產(chǎn)生的高的電壓脈沖，這個額外的電壓會導致FET 發(fā)生雪崩擊穿（avalanche br

13、eakdown）.而恰當?shù)腞CD緩沖回路卻可以解決這個問題。RCD 回路和MOSFET的漏極電壓波形參看如下： RCD緩沖回路的工作原理： 一旦FET 漏極電壓超過X點電壓，那么RCD回路就會通過打開緩沖二極管Dsn來吸收由漏感產(chǎn)生的電流。（繞組均勻分布的無氣隙環(huán)形磁心，可以認為沒有漏磁（Leakage Flux），就是所有與繞組相連的磁通均集中在磁心內(nèi)。一般而言，C形或E形磁心中，與繞組相連的磁通總有一部分流經(jīng)空氣，稱為漏磁通。磁心有氣隙時漏磁通將更大。若正-反激式變壓器跟FET 相連，則當開關管關閉時，漏電感中的儲能釋放會產(chǎn)生高的尖峰脈沖中。）一般設定緩沖電容足夠大以致在一個開關循環(huán)中不會

14、產(chǎn)生明顯的變化，一般選用陶瓷電容。設計緩沖回路的第一步是要確定緩沖電容在最小輸入電壓最大輸出負載情況下的電壓（Vsn），一旦確定了Vsn，那么在這種最低輸入電壓最大負載下的緩沖回路的功率就確定了： 其中Llk是 漏電感， Rsn是緩沖電阻，一般設定Vsn為22.5倍的Vro 。如果Vsn太小 會產(chǎn)生嚴重的損耗。而緩沖電阻的選定需要基于功耗的損耗來選擇合適的，而緩沖電容的最大紋波電壓定義為：一般情況下紋波電壓設定為選定電容電壓的510%。在CCM工作模式下，F(xiàn)ET的漏極電流的峰值以及緩沖電容的電壓值都隨著輸入電壓的增加而減少。在最大輸入電壓和最大負載情況下，最大漏電流定義為：而緩沖電容電壓定義為

15、其中Llk是初級端漏電感。這樣，施加在MOSFET 上的最大電壓就為：一般情況下，考慮到FET margin， Vds（max）需要低于FET 額定電壓的90%。13） 設計同步回路(Synchronization Network)最佳的MOSFET 開啟點是通過非直接的檢測VCC繞線電壓來實現(xiàn)的，下面電路中的陰影部分即為同步回路：其中 Sync-detect 比較器(comparator)CO會在Sync電壓超過0.7v為高電平，在低于0.2v時為低電平。MOSFET是在CO的下降沿時打開的。 下面的波形顯示 Vds與 Vsync 以及 CO/GATE之間的關系。要想使Vsync與FET 的

16、漏極電壓同步，那么同步電容Csy就應該選為TQ=Tr/4 。Tr和Tq的定義為：（因為T=2）而 Tq定義為 ： ， （Lm是初級端電感， Ceo為M OSFET的有效輸出電容， 200ns為內(nèi)部延遲時間）因為 SYNC 信號的峰值可以通過分壓電阻得到：要注意Vsync的電壓要低于OVP電壓。 仿真模擬軟件（PSIM）使用方法：根據(jù)電路圖使用PSIM 模擬輸出電壓 電流波形：以Raken 2K11 M47 為例模擬5V 輸出回路的相關波形：在模擬時，可以暫時不考慮feedback回路，可以去除復雜的電子器件，只需要把主要的元器件標示即可，因此通過簡化定義成以下示意圖：通過PSIM 即可模擬出

17、輸出電壓， MOSFET 電壓及電流值。如下圖所示。Step 1 ： 根據(jù)電路圖在相應位置放置元器件。Step2：根據(jù)電路給給各個元器件添加相關參數(shù)：其中變壓器和PWM 控制信號參數(shù)需要重點確認：Trans 參數(shù)：因為模擬式 選擇理想變壓器，不存在電感 因此需要額外追加電感inductor L1 ,感值為初級線圈感值 1.5m H. 其中匝數(shù)比 需要參看變壓器承認愿。 在次級線圈中 因為實際的變壓器考慮到電流的問題 設置了兩組輸出繞線 因此 模擬時 只需要設置一組即可。PWM 控制信號 參數(shù)：首先根據(jù)控制IC datasheet確定頻率為68kHZ，其次 根據(jù)之前 buck-boost 回路 D max定義 算出Dmax：當FET開啟時，VL=> Vin*Dmax當FET關閉時， VL=>