第五章組合邏輯設(shè)計實踐作業(yè)題

1、第五章 組合邏輯電路設(shè)計（Combination Logic Circuit Design）1知識要點組合邏輯電路的分析方法；組合邏輯電路的綜合過程中真值表的設(shè)計構(gòu)成；冒險（Hazard）產(chǎn)生的原因、檢測及消除的方法；譯碼器（Decoder）、編碼器（Encoder）、多路選擇器（Multiplexer）、異或門（Exclusive-OR gate）、比較器（Comparator）、全加器（Full Adder）等常用中規(guī)模集成電路（MSI）邏輯器件的功能及其工作原理；利用基本的邏輯門和已有的中規(guī)模集成電路（MSI）邏輯器件如譯碼器、編碼器、多路選擇器、異或門、比較器、全加器、三態(tài)器件（Thr

2、ee-State Device）等作為設(shè)計的基本元素完成更復(fù)雜的組合邏輯電路設(shè)計的方法。等效門符號（摩根定理）（Equivalent Gate Symbols under the Generalized Demorgans Theorem）；信號名和有效電平（Signal Name and Active Levels）；“圈到圈”的邏輯設(shè)計（Bubble-to-Bubble Logic Design）；電路定時（Circuit Timing）；奇偶校驗電路（Parity Circuit）的原理、應(yīng)用；了解：文檔標(biāo)準(zhǔn)。重點：1組合邏輯電路的分析方法；2組合邏輯電路的綜合過程中真值表的設(shè)計構(gòu)成；3

3、冒險產(chǎn)生的原因，冒險檢測及消除的方法；4譯碼器、編碼器、多路選擇器、異或門、比較器、全加器等常用中規(guī)模集成電路（MSI）邏輯器件的功能及其工作原理；熟悉這些器件的使用方法，包括功能擴展等；5利用譯碼器、多路選擇器等實現(xiàn)組合邏輯函數(shù)的方法；6了解大規(guī)模電路的設(shè)計特點，利用基本的邏輯門和已有的中規(guī)模集成電路（MSI）邏輯器件作為設(shè)計的基本元素，完成更復(fù)雜的組合邏輯電路設(shè)計。難點：1由實際問題分析建立真值表；2冒險的檢測與消除方法；3多輸入邏輯的不同設(shè)計方法選擇；4基于中小規(guī)模集成電路的組合邏輯電路的設(shè)計。（1）組合邏輯電路的特點數(shù)字電路可分為組合邏輯電路和時序邏輯電路。在組合邏輯電路中，任何時刻的

4、輸出只與當(dāng)前時刻的輸入有關(guān)，與該時刻之前的電路輸入無關(guān)。 組合電路中只有從輸入到輸出的通路，一般沒有反饋回路，沒有記憶功能。（2）組合電路的分析和設(shè)計方法在一般情況下，組合電路的分析步驟為： 根據(jù)電路圖，從輸入到輸出逐級寫出函數(shù)表達式； 利用代數(shù)法和卡諾圖法對表達式進行化簡； 列出真值表； 進行功能分析。組合邏輯電路的一般設(shè)計步驟為： 由邏輯問題的功能要求列出真值表； 寫出邏輯表達式； 根據(jù)所選器件進行化簡或變換； 畫出邏輯電路圖。其中的第一步，由功能描述到真值表，需要在列真值表之前，對所設(shè)置的變量和函數(shù)進行定義，對它們的正反兩個狀態(tài)加以說明，即說明何種狀態(tài)為1，何種狀態(tài)為0。（3）冒險競爭冒

5、險產(chǎn)生的原因：由于延遲時間的存在，當(dāng)一個輸入信號經(jīng)過多條路徑傳送后又重新會合到某個門上，由于不同路徑上門的級數(shù)不同，或者門電路延遲時間的差異，導(dǎo)致到達會合點的時間有先有后，從而產(chǎn)生瞬間的錯誤輸出。冒險可分為靜態(tài)冒險和動態(tài)冒險，靜態(tài)冒險又可分為靜態(tài)1型冒險和靜態(tài)0型冒險。靜態(tài)1型冒險是指基于電路功能的穩(wěn)態(tài)分析，期望輸出保持穩(wěn)態(tài)1時，電路的輸出有產(chǎn)生0尖峰的可能性。靜態(tài)0型冒險是指當(dāng)預(yù)期電路有靜態(tài)0輸出時卻存在產(chǎn)生1尖峰的可能性。冒險的判斷方法：（以與或結(jié)構(gòu)電路中的靜態(tài)1型冒險為例）卡諾圖存在相切現(xiàn)象，即：若某一“與項”中的一個最小項與另一“與項”中的一個最小項相鄰，但不在一個圈里，則可能會出現(xiàn)冒

6、險。冒險的消除：對于相切邊界，增加一致項（冗余項），消除相切現(xiàn)象；也就是說，將上述相鄰的最小項合并為新的“與項”，則可消除冒險。就實際應(yīng)用來說，消除冒險的方法還有在輸出端添加濾波電容等。（4）利用MSI器件實現(xiàn)邏輯函數(shù)MSI組合邏輯電路不僅能夠?qū)崿F(xiàn)特定的功能，而且在邏輯設(shè)計中也具有一定的通用性。MSI電路與SSI電路相比，在完成相同邏輯功能時具有成本低、可靠性高和體積小的優(yōu)點，是邏輯設(shè)計中重要的選用器件。用MSI器件進行邏輯設(shè)計具有很大的靈活性，不像SSI電路設(shè)計那樣有固定規(guī)律可循，最重要的是要熟悉各控制端的功能使用方法和功能擴展方法，根據(jù)MSI器件的邏輯功能，將要實現(xiàn)的邏輯函數(shù)式進行相應(yīng)的變

7、換。 利用二進制譯碼器實現(xiàn)邏輯函數(shù)對于二進制譯碼器，輸出，當(dāng)使能端有效時，。若輸出低電平有效，則，當(dāng)使能端有效時，。也就是說，二進制譯碼器實質(zhì)上就是一個最小項發(fā)生器，而輸出低電平有效也只是將輸出反相而已。因此，只要將組合邏輯表達為最小項之和的表達式（標(biāo)準(zhǔn)和），然后利用或門從二進制譯碼器輸出中選擇所需的最小項進行或運算，就可以實現(xiàn)相應(yīng)的組合邏輯。需要注意的是，如果集成譯碼器輸出為低電平有效，進行輸出組合時需要進行電平的轉(zhuǎn)換，應(yīng)使用與非門。另外，有時還可以通過化簡減少變量，使設(shè)計得到簡化。 利用多路復(fù)用器實現(xiàn)邏輯函數(shù)已知多路復(fù)用器的輸出方程式為：，在上式中，若令EN=1，則有，式中，為控制輸入變量

8、的最小項，這是一個積之和表達式。如果我們能將待實現(xiàn)的邏輯函數(shù)用積之和形式表達，建立與上面的輸出函數(shù)的一一對應(yīng)關(guān)系，則可以用多路復(fù)用器實現(xiàn)任意的組合邏輯電路。2Exercises5.1 Which CMOS circuit would you expect to be faster, a decoder with active-high outputs or one with active-low outputs?5.2 Show how to build each of the following single- or multiple-output logic functions using

9、 one or more 74×138 or 74×139 binary decoders and NAND gates. (Hint: Each realization should be equivalent to a sum of minterms.)(1) F = (2) F = (3) F = W,X,Y (0,2,4,5) G = W,X,Y (1,2,3,6)5.3 Whats terribly wrong with the circuit in Figure X5.3? Suggest a change that eliminates the terribl

10、e problem.5.4 A possible definition of a BUT gate is “Y1 is 1 if A1 and B1 are 1 but either A2 or B2 is 0; Y2 is defined symmetrically.” Write the truth table and find minimal sum-of-products expressions for the BUT-gate outputs. Draw the logic diagram for a NAND-NAND circuit for the expressions, as

11、suming that only uncomplemented inputs are available. You may use gates from 74×00, 04,10, 20, and 30 packages. 5.5 Show how to build all four of the following functions using one SSI package and one 74×138.F1=XYZ+XYZ F2=XYZ+XYZF3=XYZ+XYZ F4=XYZ+XYZ5.6 Design a 10-to-4 encoder, with inputs

12、 in the 1-out-of-10 code and ,outputs in a code like normal BCD except that input lines 8 and 9 are encoded into the hexadecimal digits “E” and “F”, respectively.5.7 Draw the logic diagram for a circuit that uses the 74x148 to resolve priority among eight active-high inputs, I0 I7, where I7 has the

13、highest priority. The circuit should produce active-high address outputs A2 A0 to indicate the number of the highest-priority asserted input. If no input is asserted, then A2 A0 should be 111 and IDLE ouput should be asserted. You may use discrete gates in addition to the 148. Be sure to name all signals with the proper active levels.5.8 Draw the logic diagram for a circuit that resolves priority among eight active-low inputs, I0_L I7_L, where I0_L has the highest priority. The circuit should produce active-high address outputs A2 A0 to indicate the number of the highest-priorit