ARM技術概述ok學習課程

1、本章的主要內容為： 2.1 ARM體系結構的發(fā)展歷史和技術特征2.3 Thumb技術介紹2.2 ARM體系結構不同版本的發(fā)展概述2.4 ARM處理器工作狀態(tài)2.5 ARM處理器工作模式2.6 ARM寄存器組成2.7 ARM異常中斷第1頁/共81頁第一頁，編輯于星期五：十點 五十分。本章的主要內容為： 2.8 ARM組織結構簡介2.9 ARM存儲器接口及存儲器層次2.10 ARM協(xié)處理器2.11 ARM片上總線AMBA2.12 ARM的調試結構 2.13 ARM核綜述2.14 基于ARM核的芯片選擇 第2頁/共81頁第二頁，編輯于星期五：十點 五十分。2.1 ARM2.1 ARM體系結構的發(fā)展歷

2、史和技術特征體系結構的發(fā)展歷史和技術特征發(fā)展的歷程體系結構的技術特征 第3頁/共81頁第三頁，編輯于星期五：十點 五十分。發(fā)展的歷程 最近10多年來ARM技術的突出成果表現(xiàn)在：使用“Thumb”的新型壓縮指令格式，使得應用系統(tǒng)開發(fā)可降低系統(tǒng)成本和功耗；ARM9、ARM10、Strong-ARM和ARM11等系列處理器的開發(fā)，顯著地提高了ARM的性能，使得ARM技術在面向高端數(shù)字音、視頻處理等多媒體產(chǎn)品的應用中更加廣泛；更好的軟件開發(fā)和調試環(huán)境，加快用戶產(chǎn)品開發(fā)；更為廣泛的產(chǎn)業(yè)聯(lián)盟使得基于ARM的嵌入式應用領域更加廣闊；嵌入在復雜SoC中、基于ARM核的調試系統(tǒng)代表著當今片上調試技術的前沿。 第

3、4頁/共81頁第四頁，編輯于星期五：十點 五十分。 ARM ARM發(fā)展的歷程第一片ARM處理器是1983年10月到1985年4月間在位于英國劍橋的Acorn Computer公司開發(fā) 1990年，為廣泛推廣ARM技術而成立了獨立的公司 20世紀90年代， ARM快速進入世界市場 第5頁/共81頁第五頁，編輯于星期五：十點 五十分。 ARM ARM發(fā)展的歷程在ARM的發(fā)展歷程中，從ARM7開始，ARM核被普遍認可和廣泛使用 1995年 StrongARM 問世 XScale是下一代StrongARM芯片的發(fā)展基礎 ARM10TDMI是ARM處理器核中的高端產(chǎn)品 ARM11是ARM家族中性能最強的

4、一個系列 第6頁/共81頁第六頁，編輯于星期五：十點 五十分。 ARM ARM發(fā)展的歷程ARM技術還將不斷發(fā)展。在嵌入式領域，ARM已取得了極大的成功，造就了IP核商業(yè)化、市場化的神話，迄今為止，還沒有任何商業(yè)化的IP核交易和使用達到ARM的規(guī)模。據(jù)最新統(tǒng)計，全球有103家巨型IT公司在采用ARM技術，20家最大的半導體廠商中有19家是ARM的用戶，包括德州儀器，意法半導體，Philips，Intel等。ARM系列芯片已經(jīng)被廣泛的應用于移動電話、手持式計算機以及各種各樣的嵌入式應用領域，成為世界上銷量最大的32位微處理器。 第7頁/共81頁第七頁，編輯于星期五：十點 五十分。2.22.2ARM

5、ARM體系結構的技術特征ARM的體系結構采用了若干Berkeley RISC處理器設計中的特征 Load/store體系結構固定的32位指令3地址指令格式 也放棄了其它若干Berkeley RISC特征寄存器窗口 延遲轉移 所有的指令單周期執(zhí)行 第8頁/共81頁第八頁，編輯于星期五：十點 五十分。2.2 ARM2.2 ARM體系結構不同版本的發(fā)展概述體系結構不同版本的發(fā)展概述 體系結構的基本版本 體系結構的演變 體系結構的命名規(guī)則 第9頁/共81頁第九頁，編輯于星期五：十點 五十分。ARM體系結構的基本版本 版本1，本版本包括下列指令： 乘法指令之外的基本數(shù)據(jù)處理指令；基于字節(jié)，字和多字的存儲

6、器訪問操作指令（Load/Store）；子程序調用指令BL在內的跳轉指令；完成系統(tǒng)調用的軟件中斷指令SWI。 第10頁/共81頁第十頁，編輯于星期五：十點 五十分。 ARM體系結構的基本版本 版本2 ，與版本1相比版本2（2a）增加了下列指令：乘和乘加指令；支持協(xié)處理器的指令；對于FIQ模式，提供了額外的影子寄存器；SWP指令及SWPB指令。 第11頁/共81頁第十一頁，編輯于星期五：十點 五十分。 ARM體系結構的基本版本 版本3較以前的版本發(fā)生了大的變化地址空間擴展到了32位，但除了版本3G外的其他版本是向前兼容的，也支持26位的地址空間；分 開 的 當 前 程 序 狀 態(tài) 寄 存 器C

7、P S R （ C u r r e n t Program Status Register）和備份的程序狀態(tài)寄存器SPSR（Saved Program Status Register），SPSR用于在程序異常中斷時保存被中斷的程序狀態(tài)；增加了兩種異常模式，使操作系統(tǒng)代碼可以方便地使用數(shù)據(jù)訪問中止異常、指令預取中止異常和未定義指令異常；增加了MRS指令和MSR指令用于完成對CPSR和SPSR寄存器的讀寫。修改了原來的從異常中返回的指令。 第12頁/共81頁第十二頁，編輯于星期五：十點 五十分。 ARM體系結構的基本版本 版本4 4。與版本3 3相比，版本4 4增加了下列指令 有符號、無符號的半字

8、和有符號字節(jié)的load和store指令。增加了T變種，處理器可以工作于Thumb狀態(tài)，在該狀態(tài)下的指令集是16位的Thumb指令集。增加了處理器的特權模式。在該模式下，使用的是用戶模式下的寄存器。 第13頁/共81頁第十三頁，編輯于星期五：十點 五十分。 ARM體系結構的基本版本 版本5 5主要由兩個變型版本5 5T T、5TE5TE組成 相比與版本4，版本5的指令集有了如下的變化： 提高了T變種中ARM/Thumb混合使用的效率。增加前導零記數(shù)（CLZ）指令，該指令可使整數(shù)除法和中斷優(yōu)先級排隊操作更為有效；增加了BKPT（軟件斷點）指令；為協(xié)處理器設計提供了更多的可供選擇的指令；更加嚴格地定

9、義了乘法指令對條件碼標志位的影響。 第14頁/共81頁第十四頁，編輯于星期五：十點 五十分。 ARM體系結構的基本版本ARM體系版本6 6是2001年發(fā)布的。新架構v6在降低耗電量的同時還強化了圖形處理性能。通過追加有效進行多媒體處理的SIMD功能，將語音及圖像的處理功能提高到了原機型的4倍。ARM體系版本6首先在2002年春季發(fā)布的ARM11處理器中使用。除此之外，v6還支持多微處理器內核。 第15頁/共81頁第十五頁，編輯于星期五：十點 五十分。 ARM體系結構的基本版本ARM體系結構總結 核體系結構ARM1V1ARM2V2ARM2aS，ARM3V2aARM6，ARM600，ARM610V

10、3ARM7，ARM700，ARM710V3ARM7TDMI，ARM710T，ARM720T ARM740TV4TStrong ARM，ARM8，ARM810V4ARM9TDMI，ARM920T，ARM940TV4TARM9E-SV5TEARM10TDMI，ARM1020EV5TEARM11，ARM1156T2-S，ARM1156T2F-S，ARM1176JZ-S，ARM11JZF-SV6第16頁/共81頁第十六頁，編輯于星期五：十點 五十分。ARM體系結構的演變 1）Thumb指令集（T變種） Thumb指令集是把32位的ARM指令集的一個子集重新編碼后而形成的一個特殊的16位的指令集 2）長

11、乘指令（M變種）長乘指令是一種生成64位相乘結果的乘法指令（此指令為ARM指令），M變種增加了兩條長乘指令 第17頁/共81頁第十七頁，編輯于星期五：十點 五十分。 ARM體系結構的演變 3）增強型DSP指令（E變種） E變種的ARM體系增加了一些增強處理器對典型的DSP算法處理能力的附加指令 4）Java加速器Jazelle（J變種） ARM的Jazelle技術是Java語言和先進的32位RISC芯片完美結合的產(chǎn)物 5）ARM媒體功能擴展（SIMD變種） 第18頁/共81頁第十八頁，編輯于星期五：十點 五十分。體系結構的命名規(guī)則 表示ARM/Thumb體系版本的命名格式的ARM/Thumb體

12、系版本由下面幾部分組成的： 基本字符串ARMv?；咀址鬄锳RM指令集版本號，目前是1-6的數(shù)字字符。ARM指令集版本號后為表示所含變種的字符。由于在ARM體系版本4以后，M變種成為系統(tǒng)的標準部件，所以字符M通常也不單獨列出來。最后使用的字符x表示排除某種功能。 第19頁/共81頁第十九頁，編輯于星期五：十點 五十分。2.3 Thumb2.3 Thumb技術介紹技術介紹 ARM的RISC體系結構的發(fā)展中已經(jīng)提供了低功耗、小體積、高性能的方案。而為了解決代碼長度的問題，ARM體系結構又增加了變種，開發(fā)了一種新的指令體系，這就是Thumb指令集，它是ARM技術的一大特色。 的技術概述的技術實現(xiàn)

13、技術的特點 第20頁/共81頁第二十頁，編輯于星期五：十點 五十分。的技術概述Thumb是ARM體系結構的擴展。它有從標準32位ARM指令集抽出來的36條指令格式，可以重新編成16位的操作碼。這能帶來很高的代碼密度 ARM7TDMI是第一個支持Thumb的核，支持Thumb的核僅僅是ARM體系結構的一種發(fā)展的擴展，所以編譯器既可以編譯Thumb代碼，又可以編譯ARM代碼 支持Thumb的ARM體系結構的處理器狀態(tài)可以方便的切換、運行到Thumb狀態(tài)，在該狀態(tài)下指令集是16位的Thumb指令集 第21頁/共81頁第二十一頁，編輯于星期五：十點 五十分。技術的特點在性能和代碼大小之間取得平衡，在需

14、要較低的存儲代碼時采用Thumb指令系統(tǒng)，但有比純粹的16位系統(tǒng)有較高的實現(xiàn)性能，因為實際執(zhí)行的是32位指令，用Thumb指令編寫最小代碼量的程序，卻取得以ARM代碼執(zhí)行的最好性能 第22頁/共81頁第二十二頁，編輯于星期五：十點 五十分。 Thumb技術的特點 與ARMARM指令集相比ThumbThumb指令集具有以下局限 完成相同的操作，Thumb指令通常需要更多的指令，因此在對系統(tǒng)運行時間要求苛刻的應用場合ARM指令集更為適合；Thumb指令集沒有包含進行異常處理時需要的一些指令，因此在異常中斷時，還是需要使用ARM指令，這種限制決定了Thumb指令需要和ARM指令配合使用。 第23頁/

15、共81頁第二十三頁，編輯于星期五：十點 五十分。2.4 ARM2.4 ARM處理器工作狀態(tài)處理器工作狀態(tài) ARM處理器核可以工作在以下2種狀態(tài) ARM狀態(tài)32位，ARM狀態(tài)下執(zhí)行字對準的32位ARM指令；Thumb狀態(tài)16位，Thumb狀態(tài)下執(zhí)行半字對準的16位Thumb指令。在Thumb狀態(tài)下，程序計數(shù)器PC使用位1選擇另一個半字。 第24頁/共81頁第二十四頁，編輯于星期五：十點 五十分。 ARM ARM處理器工作狀態(tài)處理器工作狀態(tài) 在程序執(zhí)行的過程中，處理器可以在兩種狀態(tài)下切換 ARM和Thumb之間狀態(tài)的切換不影響處理器的模式或寄存器的內容。ARM指令集和Thumb指令集都有相應的狀態(tài)

16、切換命令。ARM處理器在開始執(zhí)行代碼時，只能處于ARM狀態(tài)。 第25頁/共81頁第二十五頁，編輯于星期五：十點 五十分。 ARM ARM處理器工作狀態(tài)處理器工作狀態(tài) ARMARM處理器在兩種工作狀態(tài)之間切換方法進入Thumb狀態(tài)當操作數(shù)寄存器Rm的狀態(tài)位bit0為1時，執(zhí)行BX Rm指令進入Thumb狀態(tài)（指令詳細介紹見第三章）。如果處理器在Thumb狀態(tài)進入異常，則當異常處理（IRQ，F(xiàn)IQ，Undef，Abort和SWI）返回時，自動切換到Thumb狀態(tài)。進入ARM狀態(tài)當操作數(shù)寄存器Rm的狀態(tài)位bit0為0時，執(zhí)行BX Rm指令進入ARM狀態(tài)。如果處理器進行異常處理（IRQ，F(xiàn)IQ，Und

17、ef，Abort和SWI），在此情況下，把PC放入異常模式鏈接寄存器LR中，從異常向量地址開始執(zhí)行也可以進入ARM狀態(tài)。 第26頁/共81頁第二十六頁，編輯于星期五：十點 五十分。2.5 ARM2.5 ARM處理器工作模式處理器工作模式 CPSR（當前程序狀態(tài)寄存器）的低5位用于定義當前操作模式 , 如圖示第27頁/共81頁第二十七頁，編輯于星期五：十點 五十分。 ARM ARM處理器工作模式處理器工作模式 除用戶模式外的其他6種模式稱為特權模式 特權模式中除系統(tǒng)模式以外的5種模式又稱為異常模式，即 FIQ（Fast Interrupt Request）IRQ（Interrupt ReQues

18、t）SVC（Supervisor）中止（Abort）未定義（Undefined）第28頁/共81頁第二十八頁，編輯于星期五：十點 五十分。2.6 ARM2.6 ARM寄存器組成寄存器組成 寄存器組成概述 狀態(tài)下的寄存器組織 狀態(tài)下的寄存器組織 第29頁/共81頁第二十九頁，編輯于星期五：十點 五十分。寄存器組成概述 ARM處理器總共有37個寄存器，可以分為以下兩類寄存器 31個通用寄存器 R0R15；R13_svc、R14_svc；R13_abt、R14_abt；R13_und、R14_und；R13_irq、R14_irq；R8_frq-R14_frq。 6個狀態(tài)寄存器 CPSR；SPSR_

19、svc、SPSR_abt、SPSR_und、SPSR_irq和SPSR_fiq 第30頁/共81頁第三十頁，編輯于星期五：十點 五十分。狀態(tài)下的寄存器組織1）ARM狀態(tài)的寄存器簡介 ARM狀態(tài)下的寄存器組織第31頁/共81頁第三十一頁，編輯于星期五：十點 五十分。 ARM ARM狀態(tài)下的寄存器組織2) ARM狀態(tài)的通用寄存器 不分組寄存器（The unbanked registers）：R0R7 分組寄存器（The banked registers）：R8R14 程序計數(shù)器：R15（PC） 第32頁/共81頁第三十二頁，編輯于星期五：十點 五十分。 ARM ARM狀態(tài)下的寄存器組織 不分組寄存

20、器R0R7 R0R7是不分組寄存器。這意味著在所有處理器模式下，它們每一個都訪問的是同一個物理寄存器。它們是真正并且在每種狀態(tài)下都統(tǒng)一的通用寄存器。 未分組寄存器沒有被系統(tǒng)用于特別的用途，任何可采用通用寄存器的應用場合都可以使用未分組寄存器，但必須注意對同一寄存器在不同模式下使用時的數(shù)據(jù)保護 第33頁/共81頁第三十三頁，編輯于星期五：十點 五十分。 ARM ARM狀態(tài)下的寄存器組織 分組寄存器R8-R14 R8-R14 分組寄存器R8-R12FIQ模式分組寄存器R8R12 FIQ以外的分組寄存器R8R12 分組寄存器R13、R14寄存器R13通常用做堆棧指針SP 寄存器R14用作子程序鏈接寄

21、存器（Link RegisterLR），也稱為LR 第34頁/共81頁第三十四頁，編輯于星期五：十點 五十分。 ARM ARM狀態(tài)下的寄存器組織 程序計數(shù)器R15 R15 寄存器R15被用作程序計數(shù)器，也稱為PC R15值的改變將引起程序執(zhí)行順序的變化，這有可能引起程序執(zhí)行中出現(xiàn)一些不可預料的結果 ARM處理器采用多級流水線技術，因此保存在R15的程序地址并不是當前指令的地址 一些指令對于R15的用法有一些特殊的要求 第35頁/共81頁第三十五頁，編輯于星期五：十點 五十分。 ARM ARM狀態(tài)下的寄存器組織3)ARM3)ARM程序狀態(tài)寄存器所有處理器模式下都可以訪問當前的程序狀態(tài)寄存器CPS

22、R。CPSR包含條件碼標志、中斷禁止位、當前處理器模式以及其它狀態(tài)和控制信息。在每種異常模式下都有一個對應的物理寄存器程序狀態(tài)保存寄存器SPSR。當異常出現(xiàn)時，SPSR用于保存CPSR的狀態(tài)，以便異常返回后恢復異常發(fā)生時的工作狀態(tài)。 第36頁/共81頁第三十六頁，編輯于星期五：十點 五十分。 ARM ARM狀態(tài)下的寄存器組織CPSR和SPSR的格式 第37頁/共81頁第三十七頁，編輯于星期五：十點 五十分。狀態(tài)下的寄存器組織Thumb狀態(tài)下的寄存器集是ARM狀態(tài)下寄存器集的子集。程序員可以直接訪問8個通用的寄存器（R0R7），程序計數(shù)器PC、堆棧指針SP、連接寄存器LR和當前狀態(tài)寄存器CPSP

23、。每一種特權模式都各有一組SP，LR和SPSR。 第38頁/共81頁第三十八頁，編輯于星期五：十點 五十分。2.7 ARM2.7 ARM的異常中斷的異常中斷在ARM體系結構中，異常中斷用來處理軟件中斷、未定義指令陷阱（它不是真正的“意外”事件）及系統(tǒng)復位功能（它在邏輯上發(fā)生在程序執(zhí)行前而不是在程序執(zhí)行中，盡管處理器在運行中可能再次復位）和外部事件，這些“不正?！笔录急粍潥w“異?！保驗樵谔幚砥鞯目刂茩C制中，它們都使用同樣的流程進行異常處理。 第39頁/共81頁第三十九頁，編輯于星期五：十點 五十分。 ARM ARM的異常中斷的異常中斷1. ARM的異常中斷響應過程2. 從異常中斷處理程序中返

24、回3. 異常中斷向量表4.異常中斷的優(yōu)先級 第40頁/共81頁第四十頁，編輯于星期五：十點 五十分。ARM的異常中斷響應過程ARM處理器對異常中斷的響應過程如下 將CPSR的內容保存到將要執(zhí)行的異常中斷對應的SPSR中 設置當前狀態(tài)寄存器CPSR中的相應位 將引起異常指令的下一條指令的地址保存到新的異常工作模式的R14 給程序計數(shù)器（PC）強制賦值 第41頁/共81頁第四十一頁，編輯于星期五：十點 五十分。中斷的響應過程中斷的響應過程R14_mode=返回地址Spsr_mode=cpsrCpsr4:0=new modeCpsr5=0Cpsr7=1If(mode=reset| mode=fiq)

25、 Cpsr6=1Pc=vector address第42頁/共81頁第四十二頁，編輯于星期五：十點 五十分。ARM的異常中斷響應過程每個異常模式對應有兩個寄存器R13_、R14_分別保存相應模式下的堆棧指針、返回地址；堆棧指針可用來定義一個存儲區(qū)域保存其它用戶寄存器，這樣異常處理程序就可以使用這些寄存器。FIQ模式還有額外的專用寄存器R8_fiqR12_fiq，使用這些寄存器可以加快快速中斷的處理速度。 第43頁/共81頁第四十三頁，編輯于星期五：十點 五十分。從異常中斷處理程序中返回 從異常中斷處理程序中返回時，需要執(zhí)行 以下四個基本操作 所有修改過的用戶寄存器必須從處理程序的保護堆棧中恢復

26、（即出棧）。將SPSR_mode寄存器內容復制到CPSR中，使得CPSR從相應的SPSR中恢復，即恢復被中斷的程序工作狀態(tài)；根據(jù)異常類型將PC變回到用戶指令流中相應指令處最后清除CPSR中的中斷禁止標志位I/F。 第44頁/共81頁第四十四頁，編輯于星期五：十點 五十分。異常中斷向量表中斷向量表中指定了各異常中斷與其處理程序的對應關系 每個異常中斷對應的中斷向量表的4個字節(jié)的空間中存放一個跳轉指令或者一個向PC寄存器中賦值的數(shù)據(jù)訪問指令 存儲器的前8個字中除了地址0 x00000014之外，全部被用作異常矢量地址 第45頁/共81頁第四十五頁，編輯于星期五：十點 五十分。異常中斷的優(yōu)先級 當幾

27、個異常中斷同時發(fā)生時，在ARM中通 過給各異常中斷賦予一定的優(yōu)先級來實現(xiàn)處理 次序 復位（最高優(yōu)先級）；數(shù)據(jù)異常中止；FIQ；IRQ；預取指異常中止；SWI、，未定義指令（包括缺協(xié)處理器）。 第46頁/共81頁第四十六頁，編輯于星期五：十點 五十分。2.8 ARM2.8 ARM典型流水線技術簡介典型流水線技術簡介 三級流水線ARM的組織 五級流水線ARM的組織 第47頁/共81頁第四十七頁，編輯于星期五：十點 五十分。三級流水線ARM的組織 1）ARM的3級流水線介紹 到ARM7為止的ARM處理器使用的簡 單3級流水線分別為 取指級 譯碼級 執(zhí)行級 第48頁/共81頁第四十八頁，編輯于星期五：

28、十點 五十分。三級流水線ARM的組織2）ARM 3級流水線下PC的行為 在3級流水線的執(zhí)行過程中，當通過R15寄存器直接訪問PC時，必須考慮到此時流水線的執(zhí)行過程的真實情況 三級流水線的PC行為第49頁/共81頁第四十九頁，編輯于星期五：十點 五十分。五級流水線ARM的組織使用5級流水線的ARM處理器包含下面5個流水線級 取指 譯碼 執(zhí)行 緩沖數(shù)據(jù) 回寫 第50頁/共81頁第五十頁，編輯于星期五：十點 五十分。2.9 ARM2.9 ARM存儲器接口及存儲器層次存儲器接口及存儲器層次 多級存儲器使它包括一個容量小但速度快的從存儲器和一個容量大但速度慢的主存儲器，根據(jù)典型程序的實驗統(tǒng)計，這個存儲器

29、系統(tǒng)的外部行為在絕大部分時間象一個即大又快的存儲器。這個容量小但速度快的元件是Cache，它自動地保存處理器經(jīng)常用到的指令和數(shù)據(jù)的拷貝。 本節(jié)首先對ARM支持的存儲數(shù)據(jù)類型和處理器中數(shù)據(jù)存儲格式進行介紹，在此基礎上介紹了ARM存儲器的接口設計，主要包括存儲器接口、Cache、MMU和保護單元，建立起ARM處理器的整個存儲體系的概念和設計方法。 第51頁/共81頁第五十一頁，編輯于星期五：十點 五十分。ARMARM存儲器接口及存儲器層次存儲器接口及存儲器層次 存儲數(shù)據(jù)類型和存儲格式 的存儲器層次簡介 存儲系統(tǒng)簡介 第52頁/共81頁第五十二頁，編輯于星期五：十點 五十分。存儲數(shù)據(jù)類型和存儲格式

30、ARM處理器支持以下6種數(shù)據(jù)類型 8位有符號和無符號字節(jié)。16位有符號和無符號半字，它們以兩字節(jié)的邊界定位。32位有符號和無符號字，它們以4字節(jié)的邊界定位。 第53頁/共81頁第五十三頁，編輯于星期五：十點 五十分。ARM存儲數(shù)據(jù)類型和存儲格式 存儲器組織 在以字節(jié)為單位尋址的存儲器中有“小端”和“大端”兩種方式存儲字，這兩種方式是根據(jù)最低有效字節(jié)與相鄰較高有效字節(jié)相比是存放在較低的還是較高的地址來劃分的，兩種存儲方式如圖所示。 第54頁/共81頁第五十四頁，編輯于星期五：十點 五十分。的存儲器層次簡介寄存器組 片上RAM 片上Cache 主存儲器 硬盤 第55頁/共81頁第五十五頁，編輯于星

31、期五：十點 五十分。2.10 ARM2.10 ARM協(xié)處理器協(xié)處理器 ARM通過增加硬件協(xié)處理器來支持對其指令集的通用擴展，通過未定義指令陷阱支持這些協(xié)處理器的軟件仿真。簡單的ARM核提供板級協(xié)處理器接口，因此協(xié)處理器可以作為一個獨立的元件接入。最常使用的協(xié)處理器是用于控制片上功能的系統(tǒng)協(xié)處理器，例如控制ARM720上的高速緩存Cache和存儲器管理單元MMU等。ARM也開發(fā)了浮點協(xié)處理器，也可以支持其它的片上協(xié)處理器。ARM體系結構支持通過增加協(xié)處理器來擴展指令集的機制。 第56頁/共81頁第五十六頁，編輯于星期五：十點 五十分。2.11 ARM ARM片上總線片上總線AMBAAMBA 先進

32、的微控制器總線體系結構 AMBA是ARM公司公布的總線標準 AHB（Advanced High-performance Bus）：用于連接高性能系統(tǒng)模塊。它支持突發(fā)數(shù)據(jù)傳輸方式及單個數(shù)據(jù)傳輸方式，所有時序參考同一個時鐘沿。ASB（Advanced System Bus）：用于連接高性能系統(tǒng)模塊，它支持突發(fā)數(shù)據(jù)傳輸模式。APB（Advance Peripheral Bus）：是一個簡單接口支持低性能的外圍接口。 第57頁/共81頁第五十七頁，編輯于星期五：十點 五十分。2.12 ARM ARM的調試結構的調試結構 嵌入式調試 調試處理器核 ARM調試硬件 EmbeddedICE 第58頁/共81

33、頁第五十八頁，編輯于星期五：十點 五十分。2.13 ARM核綜述核綜述 在高性能的32位嵌入式SoC設計中，幾乎都是以ARM作為處理器核。ARM核已是現(xiàn)在嵌入式SoC系統(tǒng)芯片的核心，也是現(xiàn)代嵌入式系統(tǒng)發(fā)展的方向。 ARM處理器核作為基本處理單元，根據(jù)發(fā)展需求還集成了與處理器核密切相關的功能模塊，如Cache存儲器和存儲器管理MMU硬件，這些基于微處理器核并集成這些IP核的標準配置的ARM核都具有基本“CPU”的配置，這些內核稱為CPU核。 第59頁/共81頁第五十九頁，編輯于星期五：十點 五十分。 ARM核綜述核綜述 ARM處理器核當前有6 個系列產(chǎn)品：ARM7 ARM9ARM9E ARM10

34、E,SecurCore ARM11Intel公司推出的：StrongARM XScale第60頁/共81頁第六十頁，編輯于星期五：十點 五十分。 ARM核綜述核綜述 系列核介紹系列核介紹 系列核和XScale系列核系列核 第61頁/共81頁第六十一頁，編輯于星期五：十點 五十分。系列核介紹 ARM7TDMI是ARM公司最早為業(yè)界普遍認可且得到了最為廣泛應用的處理器核，特別是在手機和PDA中，隨著ARM技術的發(fā)展，它已是目前最低端的ARM核。ARM7：32位ARM體系結構4T版本；T：“Thumb”16位壓縮指令集；D：支持片上Debug（調試），使處理器能夠停止以響應調試請求；M：增強型Mul

35、tiplier，與前代相比具有較高的性能且產(chǎn)生64位的結果；I：“EmbeddedICE”硬件以支持片上斷點和觀察點第62頁/共81頁第六十二頁，編輯于星期五：十點 五十分。ARM7系列核介紹 1 1）ARM7TDMIARM7TDMI組織結：ARM7TDMIARM7TDMI重要的特性有實現(xiàn)ARM體系結構版本4T，支持64位結果的乘法，半字、有符號字節(jié)存??；支持Thumb指令集，可降低系統(tǒng)開銷；328 DSP 乘法器；32位尋址空間- 4GB 線性地址空間；它包含了EmbeddedICE模塊以支持嵌入式系統(tǒng)調試；調試硬件由JTAG測試訪問端口訪問，因此JTAG控制邏輯被認為是處理器核的一部分；廣

36、泛的ARM 和第三方支持，并與 ARM9 Thumb 系列 ARM10 Thumb 系列和StrongARM處理器相兼容。 第63頁/共81頁第六十三頁，編輯于星期五：十點 五十分。ARM7系列核介紹 2 2）ARM7TDMIARM7TDMI硬件接口 按接口信號的功能劃分為存儲器接口、MMU接口、片上調試、JTAG邊界掃描擴展以及時鐘接口等十四類接口信號。各接口信號包括接口信號和接口控制信號 ARM7TDMI核的外圍硬件接口信號圖 第64頁/共81頁第六十四頁，編輯于星期五：十點 五十分。ARM7系列核介紹 3 3）綜合的ARM7TDMI-ARM7TDMIARM7TDMI-ARM7TDMIS

37、SARM7TDMIS是ARM7TDMI的一個可綜合的版本，它是以高級語言描述的“軟”IP核，可以根據(jù)用戶選擇的目標工藝的單元庫來進行邏輯綜合和物理實現(xiàn)，它比“硬”的IP核更易于轉移到新的工藝技術上實現(xiàn)。 綜合出的整個核比“硬”核大50，電源效率降低50。同時ARM7TDMIS在綜合過程中存在支持關于處理器核功能的選項，這些選項會導致綜合出處理器核較小而且的功能有所下降 第65頁/共81頁第六十五頁，編輯于星期五：十點 五十分。ARM7系列核介紹 4）ARM7TDMI應用ARM7TDMI處理器核在存儲器配置較簡單的系統(tǒng)中廣泛應用，最為成功的典型例子是手機、PDA，在此應用中，ARM7TDMI已成

38、為用于控制和用戶接口功能的事實上的標準處理器。當需要實現(xiàn)高性能時，具有簡單存儲器系統(tǒng)單純的ARM7TDMI已不能滿足，系統(tǒng)的復雜程度必然要增加。往往是在ARM7TDMI上增加Cache存儲器、以ARM CPU核的形式增加軟件從片外存儲器讀、寫性能。 第66頁/共81頁第六十六頁，編輯于星期五：十點 五十分。系列核介紹ARM8核是從1993年到1996年開發(fā)的，并開發(fā)了具有片上Cache及存儲器管理單元高性能ARM CPU芯片以滿足比ARM7的3級流水線更高性能的ARM核的需求。 ARM9TDMI將流水線的級數(shù)從ARM7TDMI的3級增加到5級，并使用分開的指令與數(shù)據(jù)存儲器的Harvard體系結

39、構。ARM9TDMI的性能在相同工藝條件下近似達到ARM7TDMI兩倍 第67頁/共81頁第六十七頁，編輯于星期五：十點 五十分。ARM9系列核介紹 1）ARM9TDMI技術特點 支持Thumb指令集；含有EmbeddedICE模塊支持片上調試；通過采用5級流水線以增加最高時鐘速率；分開的指令與數(shù)據(jù)存儲器端口以改善CPI，提高處理器性能。 第68頁/共81頁第六十八頁，編輯于星期五：十點 五十分。ARM9系列核介紹 2）ARM9TDMI組織 ARM9內核采用了與后面要講到的Strong ARM相同的5級流水線。ARM9TDMI與StrongARM核的主要區(qū)別在于StrongARM有一個與寄存

40、器 讀 出 級 并 行 操 作 的 專 用 的 轉 移 加 法 器 進 行 轉 移 地 址 計 算 ， 而ARM9TDMI使用數(shù)據(jù)路徑中的ALU來計算轉移目標地址。 第69頁/共81頁第六十九頁，編輯于星期五：十點 五十分。ARM9系列核介紹 3）ARM9TDMI的流水線操作 ARM9內核采用了與后面要講到的Strong ARM相同的5級流水線。ARM9TDMI與StrongARM核的主要區(qū)別在于StrongARM有一個與寄存 器 讀 出 級 并 行 操 作 的 專 用 的 轉 移 加 法 器 進 行 轉 移 地 址 計 算 ， 而ARM9TDMI使用數(shù)據(jù)路徑中的ALU來計算轉移目標地址。 第

41、70頁/共81頁第七十頁，編輯于星期五：十點 五十分。ARM9系列核介紹 4）Thumb解碼和存儲器讀寫 5）協(xié)處理器支持 6）片上調試 7）低電壓操作 8）ARM9TDMI應用 9）ARM9E-S及ARM946E-S和ARM966E-S 第71頁/共81頁第七十一頁，編輯于星期五：十點 五十分。系列核ARM10TDMI屬于ARM處理器核中的高端處理器核，ARM10TDMI的性能在相同工藝條件下近似達到ARM9TDMI的兩倍性能工作。ARM1020E/ARM10200是基于ARM10TDMI核設計的高性能CPU核。增加最高時鐘速率。降低CPI。 第72頁/共81頁第七十二頁，編輯于星期五：十點 五十分。和XScale系列核1995年，ARM、Apple、DEC公司聯(lián)合聲明將開發(fā)一種應用于PDA的高性能、低功耗、基于ARM體系結構的StrongARM微處理器。 StrongARM主要特點有： 具有寄存器前推的5級流水線；除64位乘法、多寄存器傳送和存儲器/寄存器交換指令外，其它所有普通指令均是單周期指令；16KB、32路相聯(lián)的指令Cache，每行32字節(jié)；16KB、32路相聯(lián)的寫回式數(shù)據(jù)Cache，每行32字節(jié)；分開的32數(shù)據(jù)項的指令和數(shù)據(jù)地址變換后備緩沖器；第73頁/共81頁第七十三頁，編輯于星期五：十點 五十分。StrongARM