專(zhuān)用集成電路實(shí)驗(yàn)報(bào)告

1、專(zhuān)用集成電路實(shí)驗(yàn)報(bào)告姓 名專(zhuān) 業(yè)通信工程班 級(jí)學(xué) 號(hào)指導(dǎo)教師實(shí)驗(yàn)一 開(kāi)發(fā)平臺(tái)軟件安裝與認(rèn)知實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?、了解Xilinx ISE 9.2/Quartus II軟件的功能。2、掌握Xilinx ISE 9.2/Quartus II的VHDL輸入方法。3、掌握Xilinx ISE 9.2/Quartus II的原理圖文件輸入和元件庫(kù)的調(diào)用方法。4、掌握Xilinx ISE 9.2/Quartus II軟件元件的生成方法和調(diào)用方法。5、掌握Xilinx ISE 9.2/Quartus II編譯、功能仿真和時(shí)序仿真。 6、掌握Xilinx ISE 9.2/Quartus II原理圖設(shè)計(jì)、管腳分配

2、、綜合與實(shí)現(xiàn)、數(shù)據(jù)流下載方法。7、了解所編電路器件資源的消耗情況。二、實(shí)驗(yàn)用到的軟件和器件計(jì)算機(jī)、Quartus II軟件或xilinx ISE三、實(shí)驗(yàn)內(nèi)容：1、本實(shí)驗(yàn)以三線八線譯碼器（LS74138）為例，在Xilinx ISE 9.2軟件平臺(tái)上完成設(shè)計(jì)電路的VHDL文本輸入、語(yǔ)法檢查、編譯、仿真、管腳分配和編程下載等操作。下載芯片選擇Xilinx公司的CoolRunner II系列XC2C256-7PQ208作為目標(biāo)仿真芯片。2、用1中所設(shè)計(jì)的的三線八線譯碼器（LS74138）生成一個(gè)LS74138元件，在Xilinx ISE 9.2軟件原理圖設(shè)計(jì)平臺(tái)上完成LS74138元件的調(diào)用，用原理

3、圖的方法設(shè)計(jì)三線八線譯碼器（LS74138），實(shí)現(xiàn)編譯，仿真，管腳分配和編程下載等操作。四、實(shí)驗(yàn)步驟：1、三線八線譯碼器（LS74138）VHDL電路設(shè)計(jì)（1）三線八線譯碼器（LS74138）的VHDL源程序的輸入（2）設(shè)計(jì)文件存盤(pán)與語(yǔ)法檢查（3）仿真文件設(shè)計(jì)（4）芯片管腳定義（5）編譯與綜合（6）編程下載2、元件的生成、調(diào)用和仿真五、實(shí)驗(yàn)原理VHDL源程序process(g1,g2,inp)begin if(g1 and g2)='1') then case inp is when "000"=>y<="00000001"

4、when "001"=>y<="00000010" when "010"=>y<="00000100" when "011"=>y<="00001000" when "100"=>y<="00010000" when "101"=>y<="00100000" when "110"=>y<="010

5、00000" when "111"=>y<="10000000" when others=>y<="00000000" end case; else y<="00000000" end if;end process;測(cè)試向量參考程序uut: ls74138 PORT MAP(G1 => G1,G2 => G2,INP => INP,Y => Y );- * Test Bench - User Defined Section *u1:PROCESS BE

6、GIN G1<='0' wait for 10 us; G1<='1' wait for 90 us; G1<='0' wait; END PROCESS u1;u2:PROCESS BEGIN G2<='0' wait for 10 us; G2<='1' wait for 90 us; G2<='0' wait; END PROCESS u2;u3:PROCESS BEGIN INP<="000" wait for 20 us; IN

7、P<="001" wait for 10 us; INP<="010" wait for 10 us; INP<="011" wait for 10 us; INP<="100" wait for 10 us; INP<="101" wait for 10 us; INP<="110" wait for 10 us; INP<="111" wait; end PROCESS u3;六、實(shí)驗(yàn)結(jié)果上圖中，g1和g2為兩

8、個(gè)使能控制信號(hào)，inp為命令碼輸入信號(hào)，y為8位譯碼輸出信號(hào)。，當(dāng)g1與g2均為高電平時(shí)，譯碼器正常工作，譯碼如上。生成元件圖實(shí)驗(yàn)二 組合邏輯電路的VHDL語(yǔ)言實(shí)現(xiàn)一、實(shí)驗(yàn)?zāi)康模?、掌握VHDL語(yǔ)言設(shè)計(jì)基本單元及其構(gòu)成2、掌握用VHDL語(yǔ)言設(shè)計(jì)基本的組合邏輯電路的方法。3、掌握VHDL語(yǔ)言的主要描述語(yǔ)句。二、實(shí)驗(yàn)器材：計(jì)算機(jī)、Quartus II軟件或Xilinx ISE三、實(shí)驗(yàn)內(nèi)容：以下三個(gè)內(nèi)容選擇兩個(gè)完成用VHDL語(yǔ)言實(shí)現(xiàn)八位加法器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真。四、實(shí)驗(yàn)步驟：（一）用VHDL語(yǔ)言實(shí)現(xiàn)八位加法器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真。1、完成1位全加器設(shè)計(jì)，在Xilinx ISE軟件平臺(tái)上完成設(shè)計(jì)電路

9、的VHDL文本輸入，編輯，編譯，仿真，管腳分配和編程下載等操作。下載芯片選擇Xilinx公司的CoolRunner II系列XC2C256-7PQ208作為目標(biāo)仿真芯片。2、用實(shí)驗(yàn)內(nèi)容1所設(shè)計(jì)的全加器的VHDL文件生成一個(gè)adder的元件，在Xilinx ISE軟件原理圖設(shè)計(jì)平臺(tái)上完成adder元件的調(diào)用，用原理圖的方法設(shè)計(jì)一個(gè)8位二進(jìn)制加法器，實(shí)現(xiàn)編譯，仿真，管腳分配和編程下載等操作。原理：全加器是帶進(jìn)位信號(hào)的加法器，其邏輯表達(dá)式為： 。它的真值表如表1所示，其中和為加數(shù)與被加數(shù)，是輸入的進(jìn)位位信號(hào)，而是和數(shù)，是輸出進(jìn)位位信號(hào)。參考真值表，實(shí)現(xiàn)八位全加器的功能。表1 輸入輸出00000001

10、10010100110110010101011100111111（二）用實(shí)驗(yàn)內(nèi)容1所設(shè)計(jì)的全加器的VHDL文件生成一個(gè)adder的元件，在Xilinx ISE軟件原理圖設(shè)計(jì)平臺(tái)上完成adder元件的調(diào)用，用原理圖的方法設(shè)計(jì)一個(gè)8位二進(jìn)制加法器。（三）用VHDL語(yǔ)言實(shí)現(xiàn)優(yōu)先編碼器的設(shè)計(jì)并實(shí)現(xiàn)功能仿真五、實(shí)驗(yàn)原理VHDL源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to u

11、se the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity adder is Port ( a : in std_logic; b : in std_logic; cin : in std_logic; sum : out std_logic; cout : out std_logic);end adder;architecture Behavioral of adder isbegi

12、n sum <= (a xor b) xor cin; cout <= (a and b) or (cin and a) or (cin and b);end Behavioral;測(cè)試向量程序uut: adder PORT MAP(a => a,b => b,cin => cin,sum => sum,cout => cout); u1: PROCESS BEGIN a<='0' wait for 10 us; a<='1' wait for 20 us; a<='0' wait fo

13、r 10 us; a<='1' wait for 10 us; a<='0' wait for 20 us; a<='1' wait for 10 us; a<='0' wait for 10 us; a<='1' wait; END PROCESS u1; u2:processbegin b<='1'wait for 10 us;b<='0'wait for 10 us;b<='1'wait for 10 us;b&l

14、t;='0'wait for 10 us;b<='1'wait for 20 us;b<='0'wait for 10 us;b<='1'wait for 10 us;b<='0'wait for 20 us;b<='1'wait; END PROCESS u2; u3: process begin cin<='0' wait for 40 us;cin<='1'wait for 20 us;cin<='0

15、9; wait;end process u3;六、實(shí)驗(yàn)結(jié)果與分析2.1原件連接圖實(shí)驗(yàn)三 時(shí)序邏輯電路的VHDL語(yǔ)言實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康模?、掌握用VHDL語(yǔ)言設(shè)計(jì)基本的時(shí)序邏輯電路及仿真。 2、掌握VHDL順序語(yǔ)句和并行語(yǔ)句的異同3、掌握觸發(fā)器同步復(fù)位和異步復(fù)位的實(shí)現(xiàn)方式。4、掌握軟件時(shí)鐘的加入方法。5、掌握信號(hào)和變量的主要區(qū)別。二、實(shí)驗(yàn)器材：計(jì)算機(jī)、Quartus II軟件或xilinx ISE三、實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一帶使能的同步復(fù)位清零的遞增8位二進(jìn)制計(jì)數(shù)器設(shè)計(jì)一帶使能的異步清零復(fù)位的遞增8位二進(jìn)制計(jì)數(shù)器四、實(shí)驗(yàn)步驟：五、實(shí)驗(yàn)原理參考程序：library ieee;use ieee.std_log

16、ic_1164.all;use ieee.std_logic_unsigned.all;entity ycounter is port(clk,clear,ld,enable:in std_logic; d:in std_logic_vector(7 downto 0); qk:out std_logic_vector(7 downto 0);end ycounter;architecture a_ycounter of ycounter isbegin PROCESS (clk) VARIABLE cnt :std_logic_vector(7 downto 0); BEGIN IF (cl

17、k'EVENT AND clk = '1') THEN IF(clear = '0') THEN cnt := "00000000" ELSE IF(ld = '0') THEN cnt := d; ELSE IF(enable = '1') THEN cnt := cnt + "00000001" END IF; END IF; END IF; END IF; qk <= cnt; END PROCESS;end a_ycounter;測(cè)試向量- VHDL Test Benc

18、h Created from source file ycounter.vhd - 16:50:55 03/24/2008- Notes: - This testbench has been automatically generated using types std_logic and- std_logic_vector for the ports of the unit under test. Xilinx recommends - that these types always be used for the top-level I/O of a design in order - t

19、o guarantee that the testbench will bind correctly to the post-implementation - simulation model.-LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.numeric_std.ALL;ENTITY ycounter_a_ycounter_vhd_tb ISEND ycounter_a_ycounter_vhd_tb;ARCHITECTURE behavior OF ycounter_a_ycounter_vhd_tb IS COMPONENT ycou

20、nterPORT(clk : IN std_logic;clear : IN std_logic;ld : IN std_logic;enable : IN std_logic;d : IN std_logic_vector(7 downto 0); qk : OUT std_logic_vector(7 downto 0);END COMPONENT;constant clk_cycle: time:=20 us;SIGNAL clk : std_logic;SIGNAL clear : std_logic;SIGNAL ld : std_logic;SIGNAL enable : std_

21、logic;SIGNAL d : std_logic_vector(7 downto 0);SIGNAL qk : std_logic_vector(7 downto 0);BEGINuut: ycounter PORT MAP(clk => clk,clear => clear,ld => ld,enable => enable,d => d,qk => qk);- * Test Bench - User Defined Section *u1 : PROCESS BEGIN clk<='0'wait for clk_cycle/2;

22、clk<='1'wait for clk_cycle/2;clk<='0'wait for clk_cycle/2;clk<='1'wait for clk_cycle/2;clk<='0'wait for clk_cycle/2;clk<='1'wait for clk_cycle/2;clk<='0'wait for clk_cycle/2;clk<='1'wait for clk_cycle/2;clk<='0'w

23、ait for clk_cycle/2;clk<='1'wait for clk_cycle/2;clk<='0'wait for clk_cycle/2;clk<='1'wait for clk_cycle/2;clk<='0'wait for clk_cycle/2;clk<='1'wait for clk_cycle/2;clk<='0'wait for clk_cycle/2;clk<='1'wait ; END PROCESS u1

24、;u2: process begin clear<='0' wait for clk_cycle; clear<='1' wait; end process;u3: process begin ld<='1' wait for clk_cycle*6; ld<='0' wait ; end process u3;u4: process begin enable<='1' wait ; end process u4;u5: process begin d<="000011

25、11" wait; end process u5; - * End Test Bench - User Defined Section *END behavior;六、實(shí)驗(yàn)結(jié)果與分析波形仿真圖同步清零由圖可看出，同步清零時(shí)，在有效時(shí)鐘即時(shí)鐘上升沿來(lái)臨時(shí)才清零。由圖可以看出，當(dāng)異步清零端置零時(shí)，計(jì)數(shù)器立即清零。原件圖七、預(yù)習(xí)與思考：思考：VHDL語(yǔ)言中信號(hào)和變量有什么區(qū)別？區(qū)別如下： 1）信號(hào)賦值至少要有延時(shí)；而變量賦值沒(méi)有。 2）信號(hào)除當(dāng)前值外有許多相關(guān)的信息，如歷史信息和投影波形；而變量只有當(dāng)前值。 3）進(jìn)程對(duì)信號(hào)敏感而不對(duì)變量敏感。 4）信號(hào)可以是多個(gè)進(jìn)程的全局信號(hào)；而變量只在定

26、義他們的順序域可見(jiàn)（共享變量除外）。 5）信號(hào)是硬件中連線的抽象描述，他們的功能是保存變化的數(shù)據(jù)值和連接子元件，信號(hào)在元件的端口連接元件。變量在硬件中沒(méi)有類(lèi)似的對(duì)應(yīng)關(guān)系，他們用于硬件特性的高層次建模所需要的計(jì)算中。實(shí)驗(yàn)四 VHDL層次化設(shè)計(jì)方法實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康模?、掌握用VHDL語(yǔ)言層次化設(shè)計(jì)的基本方法。 2、掌握GENERATE語(yǔ)句的用法。二、實(shí)驗(yàn)器材：計(jì)算機(jī)、Quartus II軟件或xilinx ISE三、實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一個(gè)8位移位寄存器。各個(gè)D觸發(fā)器模塊采用VHDL語(yǔ)言編寫(xiě)，分別用原理圖、VHDL語(yǔ)言元件例化語(yǔ)句和生成語(yǔ)句的方法實(shí)現(xiàn)8位移位寄存器的設(shè)計(jì)。四、實(shí)驗(yàn)步驟：（一）、在原理圖中

27、調(diào)用VHDL生成的D觸發(fā)器模塊實(shí)現(xiàn)8位移位寄存器的設(shè)計(jì) 1、在xilinx ISE環(huán)境中新建vhdl文本編輯文件，設(shè)計(jì)帶清零端的D觸發(fā)器并編譯仿真。 2、將步驟1所設(shè)計(jì)的D觸發(fā)器生成一個(gè)元件。3、新建原理圖文件，調(diào)用步驟2所生成的D觸發(fā)器元件，在原理圖中實(shí)現(xiàn)8位移位寄存器。（二）、用VHDL的COMPONENT語(yǔ)句調(diào)用VHDL生成的D觸發(fā)器模塊實(shí)現(xiàn)8位異步計(jì)數(shù)器設(shè)計(jì)。 1、在xilinx ISE環(huán)境中新建vhdl文本編輯文件，設(shè)計(jì)帶清零端的D觸發(fā)器并編譯仿真。2、在同一個(gè)程序中用COMPONENT語(yǔ)句實(shí)現(xiàn)8位移位寄存器的設(shè)計(jì)。（三）、新建原理圖文件，調(diào)用步驟1所生成的D觸發(fā)器元件，在原理圖中實(shí)

28、現(xiàn)8位異步計(jì)數(shù)器元件例化語(yǔ)句調(diào)用D觸發(fā)器模塊實(shí)現(xiàn)8位移位寄存器參考源程序（四）、 測(cè)試向量設(shè)計(jì)五、實(shí)驗(yàn)原理D觸發(fā)器參考源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM

29、;-use UNISIM.VComponents.all;entity Dchu is Port ( CLK : in STD_LOGIC; D : in STD_LOGIC; Q : out STD_LOGIC; CLEAR : in STD_LOGIC; Q_N : out STD_LOGIC);end Dchu;ARCHITECTURE BEH OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (CLEAR,CLK,Q1) BEGIN IF CLEAR='0' THEN Q1<='0' ELSIF CLK'

30、EVENT AND CLK='1'THEN Q1<=D; END IF;END PROCESS;Q<=Q1;Q_N<=not Q1; END BEH;D觸發(fā)器測(cè)試向量程序如下：LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.numeric_std.ALL;ENTITY dff_dff_vhd_tb ISEND dff_dff_vhd_tb;ARCHITECTURE behavior OF dff_dff_vhd_tb IS COMPONENT dffPORT(d : IN std_logic;clear: in std_logic;clk : IN s