異步時鐘域數(shù)據(jù)復(fù)用設(shè)計(jì)(共7頁)

1、異步時鐘域數(shù)據(jù)復(fù)用設(shè)計(jì)201122070345 吳艷兵1,設(shè)計(jì)思路： 在FIFO的輸入端是兩路數(shù)據(jù)同時輸入，但要將第二路DIN的數(shù)據(jù)插入TS_IN的空幀當(dāng)中，就需要將DIN進(jìn)行存儲，由于DIN的時鐘頻率比TS_IN的頻率低，因此需要異步的FIFO來實(shí)現(xiàn)復(fù)用，而TS傳輸流中的空幀足夠多，這就保證了能夠?qū)IN的數(shù)據(jù)不丟失的插入到TS_IN的空幀中去，并輸出，而且是按照TS傳輸流格式進(jìn)行傳輸。這里因?yàn)門S_IN的空幀中有7個是空位，因此我選擇FIFO的存儲深度為16個8位的，這樣能夠保證在存到一半左右的數(shù)據(jù)時就會從FIFO中讀取數(shù)據(jù)輸出，而保證了FIFO不會被存滿的情況。2，設(shè)計(jì)流程：本次設(shè)計(jì)分為

2、3個模塊。第一個模塊，分為四種狀態(tài)。1) ,CHECKOUTTWO（開始檢測輸出模式），此狀態(tài)在SYNC高電平到來的時候就進(jìn)入，然后檢測后來數(shù)據(jù)是否是EE：是，則進(jìn)入OUTTWO（模式二確定狀態(tài)）；不是，則進(jìn)入OUTONE（輸出模式一態(tài)），輸出的是TS_IN的數(shù)據(jù)，并且FIFO繼續(xù)存儲DIN的數(shù)據(jù)。2) ，OUTTWO（模式二確定狀態(tài)），檢測后來數(shù)據(jù)是否是EE，如果不是，進(jìn)入OUTONE（輸出模式一態(tài)），輸出TS_IN的數(shù)據(jù)，并輸出！en低電平；如果是EE，進(jìn)入OUT_TWO（輸出模式二態(tài)），并輸出en高電平，驅(qū)動FIFO輸出，此時輸出保存在FIFO中的數(shù)據(jù)。3) ，OUTONE(輸出模式一態(tài)

3、)，輸出TS_IN的數(shù)據(jù)，并持續(xù)保持在該狀態(tài)，維持輸出！En低電平，直到下一個SYNC高電平的到來。4) ，OUTTWO(輸出模式二態(tài))，輸出保存在FIFO中的數(shù)據(jù)，并持續(xù)保持該狀態(tài)，未出輸出en高電平，直到下一個SYNC高電平的到來。3，第二個模塊，F(xiàn)IFO，我是直接調(diào)用的Quartus自帶的異步時鐘FIFO來處理DIN數(shù)據(jù)的存儲。4，第三個模塊，我編寫的是一個兩路選擇模塊，實(shí)現(xiàn)的是檢測第一個模塊的en輸出，如果是高，則將通路切換到第二路，輸出FIFO中存儲的DIN數(shù)據(jù)。如果是低，則將通路切換到第一路，輸出TS_IN的數(shù)據(jù)，這樣進(jìn)行兩路的切換也就相當(dāng)于是實(shí)現(xiàn)了兩路異步時鐘數(shù)據(jù)的插入操作。5，

4、狀態(tài)轉(zhuǎn)移圖：5) ,模塊一MY狀態(tài)轉(zhuǎn)移:OUT_TWOOUTTWO EE EECHECKOUTTWOSYNC !EEOUTONE !EE2) ,模塊三choose狀態(tài)轉(zhuǎn)移則比較簡單：START SYNC ！en en輸出第一路TS_IN輸出第二路DIN6，Quartus硬件布局：7，仿真結(jié)果，由于Quartus的觀察長度有限，我在這里只能設(shè)定另外的clk和clk_w時鐘。為了區(qū)別兩路數(shù)據(jù)，我將第一路TS_IN都設(shè)置為有A-F的字母組成的16進(jìn)制數(shù)據(jù)，第二路DIN都設(shè)置為有0-9組成的16進(jìn)制數(shù)據(jù)?？梢钥吹?，TS_IN和d兩路輸入和各自在模塊一和FIFO的處理之后的輸出，以及經(jīng)過choose選擇

5、模塊選擇通路之后的輸出，當(dāng)enr變高時，d路數(shù)據(jù)完全插進(jìn)到TS_IN數(shù)據(jù)的空幀當(dāng)中輸出了。4，程序代碼： /*模塊一MY代碼*module MY( clk_in, ts_in,state, en_out, sync, ts_out );inputsync,clk_in;/同步表示及時鐘input7:0ts_in; /輸入數(shù)據(jù)流outputen_out;/使能輸出output7:0 ts_out;/數(shù)據(jù)輸出口output3:0 state;/狀態(tài)寄存器/*狀態(tài)定義*parameterCHECKOUTTWO = 3'b001;/開始檢測輸出模式parameterOUTTWO = 3'

6、;b010;/模式二確定態(tài)parameterOUT_TWO = 3'b011;/輸出模式二態(tài)parameterOUTONE= 3'b100;/輸出模式一態(tài)/ regs & wiresreg3:0state;reg7:0 ts_out;reg en_out;/*狀態(tài)轉(zhuǎn)移部分*always ( negedge clk_in )if ( sync=1 )begin state <= CHECKOUTTWO;en_out<=0;ts_out<=ts_in;endelsecase ( state )/*開始檢測輸出模式*CHECKOUTTWO : begin t

7、s_out<=ts_in; if (ts_in = 8'HEE)begin state <= OUTTWO; /當(dāng)檢測到第一個EE時，進(jìn)入模式二確定態(tài)，并抑制FIFO，不讓他輸出存在其中的DIN數(shù)據(jù)。 en_out<=0;endelse state <=OUTONE;/當(dāng)沒有檢測到EE時，立刻進(jìn)入輸出模式一態(tài)。end/*模式二確定態(tài)*OUTTWO: begin ts_out<=ts_in; if (ts_in = 8'HEE)begin state <= OUT_TWO; /搜索到第二個EE時，立刻進(jìn)入輸出模式二態(tài)。end elsestate

8、 <= OUTONE; /第三個字不是EE時，進(jìn)入輸出模式一態(tài)。 end/*輸出模式二態(tài)*OUT_TWO: begin en_out<=1; /輸出一個使能，使能FIFO輸出存儲在其中的DIN數(shù)據(jù)，并維持在此狀態(tài)直到下一個SYNC高的到來重新進(jìn)行狀態(tài)判斷。 state<=OUT_TWO;end/*輸出模式一態(tài)*OUTONE:beginstate<=OUTONE; /此時輸出TS_IN數(shù)據(jù)，并輸出一個低的en，讓FIFO不輸出，繼續(xù)存數(shù)據(jù)直到下一個SYNC高電平的到來再重新進(jìn)行狀態(tài)的判斷。ts_out<=ts_in; en_out<=0;endendcaseendmodule/*模塊三choose代碼*module choose(en,input_one,input_two,clk,sync,data);inputen,clk,sync;/使能，時鐘，同步標(biāo)志input7:0input_one;/第一路輸入數(shù)據(jù)input7:0input_two; /第二路輸入數(shù)據(jù)output7:0data; /輸出數(shù)據(jù)reg7:0data; /數(shù)據(jù)輸出口/*通路選擇部分*always ( negedg