EDA60進制計數(shù)器設計

1、eda技術課程實驗報告學生姓名：所在班級：指導教師：記分及評價：報告滿分3分得分一、實驗名稱實驗6： 60進制計數(shù)器設計二、任務及要求【基本部分】1、在quartusii平臺上，采用文本輸入設計方法，通過編寫vhdl語言程序，完成60 進制計數(shù)器的設計并進行時序仿真。2、設計完成后生成一個元件，以供更高層次的設計調(diào)用。3、實驗箱上進行驗證?！景l(fā)揮部分】在60進制基礎上設計6進制計數(shù)器，完成時序仿真。三、實驗程序i ibrary ieee;use i eee std_iog i c_1164. all;use i eee std_iogi c_uns i gned all;entity s i

2、xth i sport(elk:in std_logic;co:out std_logic;一一j in weiqh:buffer std_logic_vector (3 downto 0);sh i we iqi:buffer std_logic_vector (3 downto 0);ge we iend entity sixth;arch i tecture art of s i xth i sbeginco<='r when (qh=n0101 "and ql=h1001 “)e i se' 0 ；process (c i k)beginif (clk=

3、,1,)thenif (qi=9)thenqluoooo” ；i f (qh=5)thenqhuoooo”；qh<=qh+1;end if;ql<=ql+1；end if;end if;end process;end architecture art;四、仿真及結(jié)果分析17 35 n$ | portei:1 62”irteival:siart:endq-ksovludn.35edelk工coai 0a i1(±1 qa 0a$ie( time barp ps 320.0 ns 840.0 ns 9b0.0 ns 1.2? us1t35 as1 6 us1.9? us 2.

4、24 us 2.56 us 2.88 us 3. us 3.% g 3.s4 us<utin10圖6160進制計數(shù)器仿真圖用viidl語言實現(xiàn)一個六十進制計數(shù)器，該計數(shù)器有計數(shù)使能端en,清零端ch和 進位輸出端coo檔en=l時，計數(shù)器正常計數(shù)；當clr=l時，計數(shù)器清零。最后在試 驗箱上仿真，數(shù)碼管顯示了 0到59,則60進制計數(shù)器完成。五、硬件驗證1、選擇模式：2、引腳鎖定情況表：node、4amedrecw-ocatervobykvrsf groupgstondordrwerzgroupi 3rent"e8stew rateinputoutputoutput刁wpin

5、t19p1njc21pl>5)pwj18 pin j19p1nj22pin.h2c蚯/sb2.n2z5v(def«jt)bs n115v：defedt)b6.n2z5v(dedt)e6j41z5vb6.n2z5v :defadt)e6.n125、d)e6j422.5v :defadt)66 n225y (defadt)e6.n1z5vfdedt)e6j41z5y；defajt)hhx.o.feojq3.o.如.0a(3.o8ma(defedt) sma (default)sma:smafadtl 沁 gjt)8ma (defauit) sma (default) ama(def

6、ajt)kdeftdt) 2(defadt)2(*&h)2(defadt)2 (default)2(defit)2(dedt)六、小結(jié)1、六進制程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity six is port(clk,en,clr:in std_logic;co:out std_logic;jin weiqh:buffer stdogic_vector(3 downto o);-shi wei end entity six;architecture art of s

7、ix isbeginco<=frwhen(qh=h0101” and en-lelsev;process(clk)beginif( clr='0')then qh<=n0000h;elsif(clk*event and elk-l')then if(en=!r)then if(qh=5)then qh<=,0000,'elseqhv二qh+1; end if;end if;end if;end process;end architecture art;2、六進制仿真結(jié)果圖6-2 6進制計數(shù)器仿真圖3、總結(jié)這次實驗仿真了六十進制計數(shù)器運用到了 qwrtush軟件。通過學習設計，初步 掌握了 quartusli軟件的使用并且深入地體會到vhdl語言的廣泛應用。這次實驗讓我 感覺收獲頗多，一方面培養(yǎng)了我用自己的專業(yè)知識解決問題的能力，進一步理解了理論 必須運用于實際的重要性，加深了我對這門課程及專業(yè)知識的理解，對以后的工作學習 ?；疃加泻艽蟮囊饬x；另一方面我也發(fā)現(xiàn)自己很