[計算機軟件及應用]EDA常用器件結構分析ppt課件

1、EDA 技術適用教程技術適用教程第第 二二 講講 FPGA/CPLD FPGA/CPLD 構造與運用構造與運用 3.1 概概 述述 根本門根本門 組合電路組合電路 時序電路時序電路 圖圖3-1 3-1 根本根本PLDPLD器件的原理構造圖器件的原理構造圖 3.1 概概 述述 3.1.1 可編程邏輯器件的開展歷程可編程邏輯器件的開展歷程 PROM (Programmable Read Only Memory)PLA (Programmable Logic Array)PAL (Programmable Array Logic)GAL (Generic Array Logic)EPLDCPLDFP

2、GA3.1 概概 述述 3.1.2 可編程邏輯器件的分類可編程邏輯器件的分類 可編程邏輯器件（PLD） 簡單 PLD 復雜 PLD PROM PAL PLA GAL CPLD FPGA 圖圖3-2 PLD3-2 PLD按集成度分類按集成度分類 3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.2 PROM 圖圖3-9 PROM3-9 PROM根本構造根本構造 地址譯碼器存儲單元陣列0A1A1nA0W1W1pW0F1F1mFnp20111201110110.AAAWAAAWAAAWnnnn3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.2 PROM 圖圖3-10 PRO

3、M3-10 PROM的邏輯陣列構造的邏輯陣列構造 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp23.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.2 PROM 圖圖3-11 PROM3-11 PROM表達的表達的PLDPLD陣列圖陣列圖 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.2 PROM 圖圖3-12 3-12 用用PROMPROM完成半加器邏輯陣列完成半加器邏輯陣列 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F3.2 簡單可編程邏輯器件原理簡

4、單可編程邏輯器件原理 3.2.3 PLA 圖圖3-13 PLA3-13 PLA邏輯陣列表示圖邏輯陣列表示圖 與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.3 PLA 圖圖3-14 PLA3-14 PLA與與 PROMPROM的比較的比較 0A1A1F0F2A2F0A1A1F0F2A2F3.2 簡單可編程邏輯器件原理簡單可編程邏輯器件原理 3.2.4 PAL 圖圖3-16 PAL3-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F圖圖3-15 PAL3-15 PAL構造構造圖圖3-17 3-17 一

5、種一種PAL16V8PAL16V8的部分構造圖的部分構造圖 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714O

6、LMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE圖圖3-15 PAL3-15 PAL構造構造3.2.5 GAL 3.3 CPLD的構造與任務原理的構造與任務原理 2宏單元宏單元 MAX7000系列中的宏單元系列中的宏單元 三種時鐘輸入方式三種時鐘輸入方式 全局時鐘信號全局時鐘信號 全局時鐘信號由高電平有效的時鐘信號使能全局時鐘信號由高電平有效的時鐘信號使能 用乘積項實現(xiàn)一個陣列時鐘用乘積項實現(xiàn)一個陣列時鐘 3.3 CPLD的構造與任務原理的構造與任務原理 圖

7、圖3-25 3-25 簡單方式輸出構簡單方式輸出構造造 3.3 CPLD的構造與任務原理的構造與任務原理 圖圖3-27 MAX7128S3-27 MAX7128S的構造的構造 1邏輯陣列塊邏輯陣列塊(LAB) 3.3 CPLD的構造與任務原理的構造與任務原理 圖圖3-28 3-28 共享擴展乘積項構造共享擴展乘積項構造 3擴展乘積項擴展乘積項 3.3 CPLD的構造與任務原理的構造與任務原理 3擴展乘積項擴展乘積項 圖圖3-29 3-29 并聯(lián)擴展項饋送方式并聯(lián)擴展項饋送方式 3.3 CPLD的構造與任務原理的構造與任務原理 4可編程連線陣列可編程連線陣列(PIA) 圖圖3-30 PIA3-3

8、0 PIA信號布線到信號布線到LABLAB的方式的方式 3.3 CPLD的構造與任務原理的構造與任務原理 5I/O控制塊控制塊 圖圖3-31 EPM7128S3-31 EPM7128S器件的器件的I/OI/O控制塊控制塊 3.4 FPGA的構造與任務原理的構造與任務原理 3.4.1 查找表邏輯構造查找表邏輯構造 圖圖3-32 FPGA3-32 FPGA查找表單元查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器圖圖3-33 FPGA3-33 FPGA查找表單元內(nèi)部構造查找表單元內(nèi)部構造 3.4.2 Cyc

9、lone/CycloneII系列器件的構造與原理系列器件的構造與原理 圖圖3-34 Cyclone LE3-34 Cyclone LE構造構造圖圖 3.4.2 Cyclone/CycloneII系列器件的構造與原理系列器件的構造與原理圖圖3-38 Cyclone3-38 Cyclone內(nèi)部構造框圖內(nèi)部構造框圖 3.4.2 Cyclone/CycloneII系列器件的構造與原理系列器件的構造與原理圖圖3-37 Cyclone LAB3-37 Cyclone LAB構造構造 3.4.2 Cyclone/CycloneII系列器件的構造與原理系列器件的構造與原理圖圖2-40 2-40 快速進位選擇鏈

10、快速進位選擇鏈 3.4 FPGA的構造與任務原理的構造與任務原理 3.4.2 Cyclone/CycloneII系列器件的構造與原理系列器件的構造與原理圖圖3-41 LUT3-41 LUT鏈和存放器鏈的運用鏈和存放器鏈的運用 3.4 FPGA的構造與任務原理的構造與任務原理 3.4.2 Cyclone/CycloneII系列器件的構造與原理系列器件的構造與原理圖圖3-41 PLL 3-41 PLL 3.4 FPGA的構造與任務原理的構造與任務原理 3.4.2 Cyclone/CycloneII系列器件的構造與原理系列器件的構造與原理圖圖3-42 LVDS3-42 LVDS銜接銜接 3.5 硬件

11、測試技術硬件測試技術 3.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試圖圖3-43 3-43 邊境掃描電路構造邊境掃描電路構造 3.5.2 JTAG邊境掃描測試邊境掃描測試 3.5 硬件測試技術硬件測試技術 3.5.2 JTAG邊境掃描測試邊境掃描測試 引引 腳腳描描 述述功功 能能TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TC

12、K的下降沿移出。的下降沿移出。假設數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。假設數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試方式選擇測試方式選擇(Test Mode Select)控制信號輸入引腳，擔任控制信號輸入引腳，擔任TAP控制器的轉換。控制器的轉換。TMS必需在必需在TCK的的上升沿到來之前穩(wěn)定。上升沿到來之前穩(wěn)定。TCK測試時鐘輸入測試時鐘輸入(Test Clock Input)時鐘輸入到時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。下降沿。TRST測試復位輸入測試復位輸入(Test Reset Input)低電平有效，異步復

13、位邊境掃描電路低電平有效，異步復位邊境掃描電路(在在IEEE規(guī)范中，該引腳可規(guī)范中，該引腳可選選)。3.5.3 嵌入式邏輯分析儀嵌入式邏輯分析儀 3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 3.6.1 Lattice公司公司CPLD器件系列器件系列 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispLSI 8000/8000V系列系列 ispLSI5000V系列系列 2. ispMACH4000系列系列 3. Lattice EC & ECP系列系列 IspMACH 4000Z、ispMACH 4000V

14、 、 ispMACH 4000Z 3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 3.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 5. Xilinx的的IP核核 1. Virtex-4系列系列FPGA Virtex-4 LX Virtex-4 SX Virtex-4 FX 3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 3.6.3 Altera公司公司FP

15、GA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA 5. MAX系列系列CPLD 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 2. Stratix系列系列FPGA 6. Cyclone系列系列FPGA低本錢低本錢FPGA 7. Cyclone II系列系列FPGA 8. MAX II系列器件系列器件 9. Altera宏功能塊及宏功能塊及IP核核 3.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 3.6.4 Actel公司的公司的FPGA器件器件 1. Fusionanalog block、soft ARM7 core2. IGLOOlowest po

16、wer3. ProASIC3 3.7 編程與配置編程與配置 基于電可擦除存儲單元的基于電可擦除存儲單元的EEPROM或或Flash技術技術 基于基于SRAMSRAM查找表的編程單元查找表的編程單元 基于反熔絲編程單元基于反熔絲編程單元 3.7 編程與配置編程與配置 3.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 表表3-3 3-3 圖圖3-483-48接口各引腳信號稱號接口各引腳信號稱號 3.7 編程與配置編程與配置 3.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 圖圖3-49 3-49 多多CPLDCPLD芯片芯片ISPISP編程銜接方式編程銜接方式 3.7 編程與配置編程與配置 3.7.2 運用運用PC并行口配置并行口配置FPGA 圖圖3-50 PS3-50 PS方式的方式的FPGAFPGA配置時序配置時序 3.7 編程與配置編程與配置 3.7.3 FPGA公用配置器件公用配置器件 圖圖3-51 EPCS3-51 EP