時鐘與時序資料

1、會計學(xué)1時鐘與時序資料時鐘與時序資料2CLK3本章參考書本章參考書46.1 概述 時序與時鐘56.1 概述 信號按時序分類66.1 概述 同步(synchrounous)信號Cin和Out信號與系統(tǒng)時鐘CLK同步CombinationalLogicR1R2CinCoutOutInCLK76.1 概述 中等同步(mesochrounous)信號與系統(tǒng)時鐘的頻率相同與系統(tǒng)時鐘的相位差未知 D1和ClkA同步，D4與ClkB同步 若D1、D2之間的相位差未知，則D1和D2中等同步 若ClkA與ClkB之間的相位差未知，則ClkA和ClkB中等同步 控制器、可變延遲線構(gòu)成的中等同步器，可使D1、D3恢

2、復(fù)為同步86.1 概述 近似同步(plesiochrounous)信號與系統(tǒng)時鐘的頻率名義上相同，實際上略有不同常發(fā)生在采用兩個或更多個獨立的時鐘發(fā)生器的電路中 C1和C2的頻率不完全相同 利用時鐘恢復(fù)電路及FIFO來使C3與C4同步，利用FIFO使C5與C1中等同步C4C596.1 概述 異步(asynchrounous)信號 在任何時候隨意變化，不服從任何本地時鐘利用握手協(xié)議實現(xiàn)自定時優(yōu)點：延時等于本地邏輯的延時，不受時鐘誤差的影響，全模塊化設(shè)計缺點：增加電路復(fù)雜性及通信開銷 接到啟動信號I時開始運算，完成運算后產(chǎn)生完成信號DV，表示輸出有效并鎖存到下一級寄存器中，下一個邏輯塊接到啟動信號

3、后開始運算106.2 時鐘控制 時鐘控制方式116.2 時鐘控制 時鐘控制方式1:傳輸管與傳輸門 nFET傳輸管傳輸管：簡單，速度較快，輸出有高電平損失Vmax=VDD-VTn pFET傳輸管傳輸管：簡單，速度較慢，輸出有低電平損失Vmin=|Vtp| CMOS傳輸門傳輸門：速度較快，全軌傳輸0,VDD ，需2個FET，結(jié)構(gòu)與連線相對復(fù)雜12輸出單元單元單元輸入數(shù)據(jù)移動進程：01013212/T2/T2/T2/T6.2 時鐘控制 基于傳輸管的鐘控邏輯鏈13NOTFETtt反相器的延時傳輸管的延時每級延時nFET6.2 時鐘控制 鐘控移位寄存器鏈14nFETnFETfnFETnFETrtt94.

4、 218 nFET,下降時間上升時間傳輸管延時pFETNOTLHnFETNOTHLtt2 . 22 . 2CMOS,高電平轉(zhuǎn)換時間低電平低電平轉(zhuǎn)換時間高電平反相器延時pFETpFETfpFETpFETrtt1894. 2 pFET,下降時間上升時間傳輸管延時6.2 時鐘控制 鐘控移位寄存器鏈單元延時（較?。┑停┹斎敫哏娍丶拇嫫鲉卧訒r（較大）高）輸入低鐘控寄存器單元延時（NOTLHnFETfNOTHLnFETrtttt,(156.2 時鐘控制 最高時鐘頻率限制:延遲時間NOTHLnFETrttT,min2)(211,minmaxNOTHLnFETrttTfCLFETrttT,min2)(211

5、,minmaxCLFETrttTf任意組合邏輯鏈的延時16而隨tVdtdVCIinininleak移位寄存器單元11V的最小電壓反相器識別輸入為邏輯1max|VVVhintt維持時間htTf211maxmin最低時鐘頻率6.2 時鐘控制 最低時鐘頻率限制:電荷泄漏htTmax2最長時鐘半周期17MhVVVtf中點電壓要1maxmax,pnTnpnTpDDMVVVV1|ppnnpnLWLW/6.2 時鐘控制 抑制電荷泄漏途徑:降低中點電壓186.2 時鐘控制 抑制電荷泄漏途徑:鎖定節(jié)點電位組合邏輯單元19DClkQDClkQClkClkDDQQ鎖存器Latch電平敏感輸入-輸出透明寄存器Regi

6、ster，flip-flops邊沿觸發(fā)輸入-輸出不透明時鐘處于高電平（低電平）時D=Q時鐘處于上升沿（下降沿）時DQ6.2 時鐘控制 時鐘控制方式2:鎖存器與寄存器206.2 時鐘控制 基于寄存器的鐘控邏輯鏈regpdpdpdpdCLKttttT,321),max(216.2 時鐘控制 基于鎖存器的鐘控邏輯鏈 鎖存式鐘控邏輯鏈 等效的寄存式鐘控邏輯鏈相當于1個寄存器相當于1個寄存器BpdCLKApdCLKtTtT,2121BpdApdCLKttT,錯誤！226.2 時鐘控制 用剩時間借用QDInCLB_AQDQDCLK1L1L2L1CLK2CLK1CLB_Btpd,Atpd,BCLK1CLK2

7、TCLKabcdetpd,Aa validb validtDQtpd,Bc validd validtDQe validslack passed to next stagea一旦有效，CLB_A即可開始它的運算，不必等到，計算結(jié)束的時刻為b有效時刻，不必等到c一旦有效，CLB_B即可開始它的運算，不必等到，計算結(jié)束的時刻為d有效時刻，不必等到CLKBpdApdTtt,CLKT5 . 0用剩時間CLKT5 . 1時間每個邏輯塊的最長運算236.2 時鐘控制 實例:寄存器與鎖存器時鐘控制的比較負沿觸發(fā)寄存器時鐘控制流水線負沿觸發(fā)寄存器時鐘控制流水線正鎖存器時鐘控制流水線正鎖存器時鐘控制流水線ns1

8、25)(minCLKTns100)(minCLKT246.2 時鐘控制 時鐘交疊冒險競爭號競爭。導(dǎo)通，引起電路產(chǎn)生信的電路可能會同時部分控制和期且互有重疊，則在重疊均有上升沿和下降沿，、若時鐘交疊時鐘交疊25波形時序圓圖消除了冒險競爭取代取代作用212/0)21Ttt脈沖寬度（互相不交疊特點21、時產(chǎn)生缺點：需從同一信號同6.2 時鐘控制 兩相不交疊時鐘266.2 時鐘控制 兩相時鐘有限狀態(tài)機27波形時序圓圖6.2 時鐘控制 三相不交疊時鐘28預(yù)充電求值本身具有時鐘控制數(shù)據(jù)流的功能6.2 時鐘控制 動態(tài)多米諾邏輯296.2 時鐘控制 動態(tài)邏輯鏈30=0：第一級p管導(dǎo)通，對第二級n管進行預(yù)充電；

9、 第二級p管截止，輸出Q處于Hi-Z態(tài)。=1：第一級n管導(dǎo)通，對D做求值運算（反相）； 第二級n管導(dǎo)通，對第一級的輸出作反相運算，輸出到Q。=0：第二級截止，輸出Q得以保持； 第一級再次預(yù)充電。6.2 時鐘控制 TSPC寄存器31不重疊全軌輸出無延遲t，對所有0VVVDD0, 0rfttTfT1時鐘頻率時鐘周期6.3 時鐘誤差 理想時鐘信號326.3 時鐘誤差 時鐘誤差的類型Clk1Clk2tSKtJS時鐘偏差（時鐘偏差（Clock Skew）時鐘抖動（時鐘抖動（Clock Jitter）時鐘延遲（時鐘延遲（Clock Delay）336.3 時鐘誤差 時鐘偏差:定義346.3 時鐘誤差 時序

10、:無偏差寄存器最大傳播延時寄存器最小傳播延時寄存器建立時間、 維持時間組合邏輯最大延時組合邏輯最小延時時鐘上升沿時刻時鐘上升沿時刻cdiccdqcholdsuicqcsuicqcclkclkttttttftttTtt,log,loglog21)/(1寄存器維持時間時鐘頻率時鐘周期時鐘無偏差理想時序356.3 時鐘誤差 時序:正偏差CLK1CLK2TCLKdTCLK d thd21430dholdcdiccdqccdiccdqcholdholdsuicqcsuicqcholdttttttttttTtttTt,log,logloglog2R2),4R2),，避免之，必須要求）處（錯誤）翻轉(zhuǎn)，為在上

11、升沿（若組合邏輯的延遲較短利于縮短時鐘周期）處（正確）翻轉(zhuǎn)，有在上升沿（若組合邏輯的延遲較長dddddd366.3 時鐘誤差 時序:負偏差cdiccdqcholdsuicqcsuicqcttttttTtttT,log,loglog00ddddd出現(xiàn)，只要可使時序競爭永遠不會使最小時鐘周期增加CLK1CLK2TCLKdTCLK +d21430d37R1InCombinationalLogicDQtCLK1CLKdelaytCLK2R2DQCombinationalLogictCLK3R3 DQdelay6.3 時鐘誤差 對電路的影響:正偏差holdcdiccdqccdiccdqcholdtttt

12、tt,log,log,dd時鐘信號入口38R1InCombinationalLogicDQtCLK1delaytCLK2R2DQCombinationalLogictCLK3R3 DQdelayCLK6.3 時鐘誤差 對電路的影響:負偏差產(chǎn)生條件：時鐘布線方向與數(shù)據(jù)通過流水線方向相反好處：消除了冒險競爭，從而避免電路出錯壞處：加長了最小時鐘周期，使時鐘頻率降低時鐘信號入口396.3 時鐘誤差 雙向電路情形40無時鐘偏差有時鐘偏差6.3 時鐘誤差 時序圓圖416.3 時鐘誤差 實例:組合邏輯電路延時的估計假設(shè)所有門的延遲相同，且等于tgate最小延遲（A=1,B=0)：OR1OR2（路徑），延遲

13、為2 tgate 名義最長延遲(不存在）： I1 AND1AND2 AND3 OR2（ 路徑），延遲為5tgate實際最長延遲（A=0,B=1)： I1OR1 AND3 OR2，延遲為4tgate426.3 時鐘誤差 時鐘抖動:定義定義芯片的某一個給定點上時鐘邊沿發(fā)生暫時的隨機變化時鐘抖動可導(dǎo)致時鐘周期的縮短或加長類型絕對抖動tjitter:時鐘邊沿相對與理想時鐘邊沿的最大變化值周期至周期抖動Tjitter:單個時鐘周期相對與理想時鐘周期的時變偏離最壞情況:Tjitter=2tjitter43CLK-tjitterTCLKtjitterCLK InCombinationalLogic tc-q

14、 , tc-q, cdtlogictlogic, cdtsu, tholdREGStjitter6.3 時鐘誤差 時鐘抖動:影響jittersuicc-qCLKsuicc-qjitterCLKjitterCLKCLKttttTttttTtTT22-2-loglog，故要求周期最壞情況下的有效時鐘名義時鐘周期446.3 時鐘誤差 偏差、抖動共存情形:正偏差jittersuicqcCLKsuicqcjitterCLKttttTttttT22:loglogdd時鐘周期約束jitterholdcdiccdqccdiccdqcjitterholdtttttttt22:,log,log,dd最小延時約束4

15、56.3 時鐘誤差 偏差、抖動共存情形:負偏差jittersuicqcCLKsuicqcjitterCLKttttTttttT22:loglogdd時鐘周期約束jitterholdcdiccdqccdiccdqcjitterholdtttttttt22:,log,log,dd最小延時約束466.4 時鐘誤差來源 概述243Power SupplyInterconnect5Temperature6 Capacitive Load7 Coupling to Adjacent Lines1 Clock GenerationDevices時鐘分布網(wǎng)絡(luò)時鐘分布網(wǎng)絡(luò)時鐘引起的錯誤時鐘引起的錯誤 系統(tǒng)錯誤：

16、取決于設(shè)計，可以預(yù)見，能通過EDA工具準確預(yù)估并予以糾正 隨機錯誤：取決于制造，很難模擬，無法通過EDA工具預(yù)估并糾正476.4 時鐘誤差來源 互連線長度(1)22lBl 互連線延時cballl時鐘線長度l互連線線長cba到達單元的時間48)(AB221abllBt的延遲比與單元時鐘信號到達單元)(AC222acllBt的延遲比與單元時鐘信號到達單元6.4 時鐘誤差來源 互連線長度(2)496.4 時鐘誤差來源 互連線偏差影響時鐘網(wǎng)絡(luò)互連線的寄生電容和寄生電阻不一致不同線長的延遲可以預(yù)計，線的縱向尺寸及橫向尺度的隨機變化難以預(yù)計來源層間電介質(zhì)厚度的不均勻：與電路密度、圖形等有關(guān)導(dǎo)線寬度和線間距

17、的不均勻：較低金屬層，以光刻的影響為主；較高金屬層，以刻蝕影響為主506.4 時鐘誤差來源 時鐘產(chǎn)生:基于反相器sdtt 時鐘產(chǎn)生電路的延遲有關(guān)與1Ctd51時鐘偏差|t2-t1|來源于反相器鏈延遲差以及C1與C2的差采用邏輯努力技術(shù)，合理設(shè)計時鐘線前端驅(qū)動門的級數(shù)及級間面積比，可以使時鐘偏差達到最小1t延時2t延時6.4 時鐘誤差來源 時鐘產(chǎn)生:基于反相器鏈52時鐘偏差來源于反相器的延遲以及C1與C2的差通過“拉長”兩個NOR2門，可以對時鐘偏差進行補償6.4 時鐘誤差來源 時鐘產(chǎn)生:基于D鎖存器536.4 時鐘誤差來源 器件制造工藝的偏差影響不同路徑上的時鐘緩沖器的參數(shù)不一致以隨機偏差為主

18、來源氧化層厚度的變化摻雜濃度的變化橫向尺寸（L和W）的變化多晶硅的尺寸及走向的不一致546.4 時鐘誤差來源 圖形密度和層間介質(zhì)厚度的關(guān)系金屬金屬5的圖形密度的圖形密度金屬金屬5和金屬和金屬6之間的介質(zhì)厚度之間的介質(zhì)厚度556.4 時鐘誤差來源 工藝過程CMP566.4 時鐘誤差來源 環(huán)境的變化576.4 時鐘誤差來源 電容耦合四種電平變化（00， 01, 10 ,11）引起的CKb的變化586.5 時鐘分布技術(shù) 設(shè)計目標及內(nèi)容59時鐘接收點按每組4點分組連接組內(nèi)各點6.5 時鐘分布技術(shù) 時鐘分組布線(1)60以水平線分隔以垂直線分隔 以水平線分組并連接組內(nèi)各點連接相鄰組6.5 時鐘分布技術(shù)

19、時鐘分組布線(2)61H單元H樹時鐘發(fā)送點時鐘接收點中點X到H樹的任何1個端點A的距離都相等中點X到H樹的任何1個端點A的延時都相等6.5 時鐘分布技術(shù) H樹法62時鐘驅(qū)動器樹布線對稱(H樹)應(yīng)用布線不對稱應(yīng)用6.5 時鐘分布技術(shù) 驅(qū)動器樹(1)63 時鐘驅(qū)動器樹與互連線寄生參數(shù)的配合6.5 時鐘分布技術(shù) 驅(qū)動器樹(2)64目標：在A、B、C等處產(chǎn)生無偏差的時鐘信號方法：運用邏輯努力尋求驅(qū)動器尺寸及連線長度的最優(yōu)化設(shè)計6.5 時鐘分布技術(shù) 非對稱時鐘分配電路65驅(qū)動器鏈法驅(qū)動器鏈法單鏈驅(qū)動多點。單鏈所含驅(qū)動器的級數(shù)及級間尺寸比要根據(jù)X處的總負載電容而定。對驅(qū)動器強度要求高。分配樹法分配樹法多點

20、分別驅(qū)動。對驅(qū)動器強度要求低，但布線復(fù)雜，通孔及接觸孔多，物理布局需滿足延時均勻要求。6.5 時鐘分布技術(shù) 時鐘驅(qū)動方法666.5 時鐘分布技術(shù) RC匹配分布實例676.5 時鐘分布技術(shù) 時鐘延時分布實例時鐘延時（時鐘延時（Z）隨空間（）隨空間（X,Y）的分布）的分布負載不均衡負載基本均衡68DriverDriverDriverDriverGCLKGCLKGCLKGCLK6.5 時鐘分布技術(shù) 網(wǎng)格法696.5 時鐘分布技術(shù) 層次化時鐘設(shè)計Alpha 21264處理器采用了兩個層次的時鐘網(wǎng)格706.5 時鐘分布技術(shù) 實例:Alpha 21064微處理器716.5 時鐘分布技術(shù) 實例:Alpha

21、21164微處理器(1)芯片特性時鐘頻率300MHz0.5umCMOS工藝芯片面積16.5x18.1mm930萬個晶體管時鐘特性時鐘總負載3.75nF時鐘功耗20W（芯片總功耗的40）雙層驅(qū)動器結(jié)構(gòu)（1層居中，2層分列左右）pre-driverfinal driverstrise = 0.35ns tskew = 150pstcycle= 3.3ns時鐘驅(qū)動器位置時鐘波形726.5 時鐘分布技術(shù) 實例:Alpha 21164微處理器(2)Clock Drivers 芯片的顯微照片降低時鐘偏差影響的對策時鐘布線方向與數(shù)據(jù)流方向相反采用電平靈敏傳輸門鎖存器的標準單元本地時鐘緩沖器的尺寸優(yōu)化，以使其

22、時鐘偏差最小相鄰鎖存器之間至少插入1個緩沖門，以減少延時736.5 時鐘分布技術(shù) 實例:Alpha 21164微處理器(3)時鐘延時的空間分布746.5 時鐘分布技術(shù) 實例:Alpha 21164微處理器(4)756.5 時鐘分布技術(shù) 實例:Alpha 21264微處理器(1)芯片特性時鐘頻率600MHz0.35umCMOS工藝時鐘特性層次化網(wǎng)格時鐘驅(qū)動窗格化時鐘分布有利于縮短驅(qū)動器到負載的距離四邊驅(qū)動，可減少制造偏差造成的影響分布均勻，有利于電源供電和散熱t(yī)rise = 0.35nstskew = 50pstcycle= 1.67nsPLL窗格結(jié)構(gòu)的時鐘分布時鐘波形76時鐘偏差在芯片上的分布

23、ps5101520253035404550ps300305310315320325330335340345上升時間在芯片上的分布6.5 時鐘分布技術(shù) 實例:Alpha 21264微處理器(2)776.5 時鐘分布技術(shù) 設(shè)計規(guī)則78產(chǎn)生所需的時鐘波形施加可控的信號延時 提升時鐘信號的驅(qū)動強度與外部時鐘作相位比較 相位差 產(chǎn)生延遲線 控制電壓被調(diào)整至正確相位的時鐘信號6.6 時鐘產(chǎn)生 基本原理79時鐘穩(wěn)定時鐘穩(wěn)定：用PLL檢測輸入和輸出時鐘信號，若發(fā)現(xiàn)二者有相位差，則對其相位進行調(diào)整，最終產(chǎn)生所需相位的時鐘信號時鐘恢復(fù)時鐘恢復(fù)：用PLL檢測輸入和參考時鐘信號，若發(fā)現(xiàn)二者有相位差，則對輸入時鐘信號的

24、相位進行調(diào)整，最終產(chǎn)生與參考信號準確同步的時鐘信號6.6 時鐘產(chǎn)生 PLL的作用806.6 時鐘產(chǎn)生 PLL的構(gòu)成DigitalSystemDividerCrystalOscillatorPLLChip 1DigitalSystemPLLChip 2fsystem = N x fcrystalfcrystal, B頻率，則UP平均脈沖數(shù)DN平均脈沖數(shù)，脈沖差正比于頻率差若A頻率B頻率，則UP平均脈沖數(shù)鍵盤被敲擊的頻率問題2：采樣信號正好在時鐘高低電平之間對策：需判斷一個異步信號是高電平還是低電平（執(zhí)行這一功能的電路稱為同步器）問題3：同步器完成判斷需要時間，這可能導(dǎo)致出錯（稱為同步失效）對策：

25、加長做出決定前的等待時間，以減少出錯概率（exp(等待時間）AsynchronoussystemSynchronous systemSynchronizationfCLKfin1096.8 同步器 CMOS鎖存器作為同步器CLK=0時，Q=DCLK=1時，更新D 即使CLK與D不同步，而且中間過渡狀態(tài)可能不確定，但Q最終仍然能夠得到一個正確的D值CLKintI2I1DQCLK1106.8 同步器 鎖存器電壓隨時間的變化非穩(wěn)態(tài) 穩(wěn)態(tài)非穩(wěn)態(tài)穩(wěn)態(tài)達到最終穩(wěn)態(tài)的極性取決于最初亞穩(wěn)態(tài)的位置達到最終穩(wěn)態(tài)所需的時間取決于晶體管的尺寸及寄生電容的大小2.01.00.00100200300Vouttime ps

26、1116.8 同步器 鎖存器非穩(wěn)態(tài)分析:瞬態(tài)響應(yīng)的變化規(guī)律為節(jié)點的電壓隨時間時刻關(guān)斷，則鎖存器某假定采樣時鐘在tt0/)0()(tMSMSeVvVtv最終穩(wěn)態(tài)電壓初始節(jié)點電壓鎖存器時間常數(shù)內(nèi)，即仍然處于不確定區(qū)間之后，假定等待一段時間,)(IHILVVtvTIHILVTvV)(/)()0()(TMSIHMSTILMSMSeVVVveVVV二者成負指數(shù)關(guān)系，出錯概率圍引起出錯的輸入電壓范可見，等待時間T1126.8 同步器 鎖存器非穩(wěn)態(tài)分析:出錯概率 若Vin為周期波形，平均周期為Tsignal，且上升和下降時間相同均為tr，上升和下降均為線性，則syncsignalrswingTILIHTin

27、itsyncinitsyncsignalrswingILIHinitNTTtVeVVTePTNTTPNTtVVVPv1MTF)()()0()0(/平均失效時間時的出錯概率出前等待一段時間采用同步器且在觀察輸率不采用同步器的出錯概處在不確定區(qū)間的概率signalrTTTt與信號周期與采樣周期系統(tǒng)時間常數(shù)等待時間上升時間取決于1136.8 同步器 鎖存器非穩(wěn)態(tài)分析:數(shù)值例子1146.8 同步器 同步-異步接口的設(shè)計考慮1156.8 同步器 判斷器:作用116Req1Req2Req1Req2Ack1Ack2ArbiterAck1Ack2(a) Schematic symbol(b) Implemen

28、tationABReq1Req2ABAck1t(c) Timing diagramVT gapmetastable6.8 同步器 判斷器:實現(xiàn)邏輯符號電路實現(xiàn)時序圖有一段時間不確定、觸發(fā)器進入亞穩(wěn)態(tài)，均為：之一變?yōu)?、：均為BAq、qAckAq、qAckAckA、Bq、q:12Re1Re11011Req12Re1Re021102Re1Re1176.9 新進展 光時鐘分布光時鐘分配電時鐘分配優(yōu)點延時很小，且偏差幾乎為零，對溫度不敏感時鐘邊沿在經(jīng)過很長距離后不會變差無電磁干擾缺點光學(xué)接收器及用于分配的光波導(dǎo)設(shè)計難度大制作工藝難度大，成品率低采用光信號作為系統(tǒng)時鐘控制信號1186.10 結(jié)論11912

29、0號競爭。導(dǎo)通，引起電路產(chǎn)生信的電路可能會同時部分控制和期且互有重疊，則在重疊均有上升沿和下降沿，、若時鐘交疊時鐘交疊6.1 概述 時鐘交疊121頻率相同、相位不同的時鐘信號不同邏輯模塊采用不同相位的時鐘信號不同步的模塊之間的通信利用接口電路來實現(xiàn)6.5 時鐘的產(chǎn)生和分配 非同步系統(tǒng)時鐘122系統(tǒng)時鐘處理器時鐘6.5 時鐘的產(chǎn)生和分配 非同頻系統(tǒng)時鐘1236.6 系統(tǒng)設(shè)計考慮 算術(shù)邏輯單元(ALU)對兩個n位的輸入A、B施加算術(shù)邏輯運算，得到n位的結(jié)果C124 用一位的邏輯電路（位片）的重復(fù)使用來實現(xiàn)多位的運算第p位位片的內(nèi)部結(jié)構(gòu)6.6 系統(tǒng)設(shè)計考慮 位片式設(shè)計:結(jié)構(gòu)1256.6 系統(tǒng)設(shè)計考慮 位片式設(shè)計:特點1266.6 系統(tǒng)設(shè)計考慮 Cat