隔離技術的研究與應用

1、隔離技術的研究與應用 系 電子信息工程系 （宋體三號） 專業(yè) 姓名 班級 學號_ 指導教師 職稱 指導教師 職稱 設計時間 2012.9.152013.1.4 摘 要隨著半導體集成電路技術的不斷發(fā)展，要求在有限的晶圓表面做盡可能多的器件，晶圓表面的面積變得越來越緊張，器件之間的空間也越來越小，因此對器件的隔離工藝要求越來越高。本課程設計主要介紹了半導體制造工藝中隔離技術的作用和發(fā)展，簡單描述了結隔離、介電質隔離、局部氧化隔離工藝和淺溝槽隔離等常用隔離技術。由于集成電路的發(fā)展，其他的隔離技術已不適應現(xiàn)在的半導體工藝，本文以淺槽隔離技術工藝為重點詳細介紹了隔離技術在半導體中的應用淺溝道隔離是目前大

2、規(guī)模集成電路制造中用于器件隔離的主要方法。 關鍵詞：結隔離，介電質隔離，局部氧化隔離工藝，STI目 錄 摘 要2目 錄3第1章 緒 論51.1集成電路工藝技術概述51.2隔離技術簡介5第2章 隔離技術的原理72.1隔離技術的原理72.2隔離技術的新發(fā)展7第3章 隔離技術的工藝及發(fā)展83.1結隔離83.2介電質隔離93.3局部氧化隔離（LOCOS）工藝103.4淺溝槽隔離（STI）工藝簡介12第4章 淺溝槽隔離技術154.1淺溝槽隔離技術(ST工)在半導體器件中的作用154.2淺溝槽隔離刻蝕步驟164.2.1隔離氧化層成長164.2.2氮化物淀積164.2.3光刻掩膜164.2.4淺溝槽刻蝕17

3、4.3隔離技術的關鍵工藝174.3.1氧化和氮化硅生長174.3.2溝壑(Trench)光刻與刻蝕174.3.3二氧化硅CMP18總結與展望20參考文獻21致 謝22第1章 緒 論第1章 緒 論1.1 集成電路工藝技術概述當今的人類社會已經進入了信息時代，信息技術的發(fā)展可謂是日新月異，以一日千里這樣一個不可思議的速度向前飛速發(fā)展著，這樣一個飛速發(fā)展的基石，是集成電路芯片的制造。 在我們的日常工作生活中，像 DVD、數字照相機、數字攝像機等家庭數碼電器、個人通信設備、個人電腦以及互聯(lián)網的高速發(fā)展和普及，己經成為現(xiàn)代人類生活中必不可少的部分，而這一切都離不開一個核心-芯片，集成電路的出現(xiàn)是造成多媒

4、體時代興起的主要原因。讓我們回顧一下整個集成電路的誕生過程，在二十世紀初，量子力學的誕生為半導體技術提供了理論基礎。1945 年，BELL 實驗室成立了由肖克萊、巴丁和布萊頓三人組成的固體物理研究小組，并于 1949 年由肖克萊提出了結型晶體管理論。1950年，結型晶體管制造成功。1959 年，金屬-氧化物-半導體結構(MOS)誕生，人們以之為原型于 1962年制成場效應管(MOSFET)。此后半導體器件類型越來越多，如單結晶體管，雙結晶體管等。上述種種器件及其工藝的迅猛發(fā)展，促進了集成電路(IC)的誕生。1959 年，科爾申請了專利，首度提出集成電路的思想。此后，集成電路工藝便成為了主流，并

5、于 1968 年左右進入大規(guī)模集成電路(LSI)時代、此后，隨著集成度的不斷提高，從大規(guī)模集成電路(LSI)到超大規(guī)模集成電路(VLSI)時代，直至當今的甚大規(guī)模電路(ULSI)，集成電路工藝已進入深亞微米階段。近年來，隨著半導體產業(yè)的迅速發(fā)展，半導體晶片不斷地朝小體積!高電路密集度、快速、低功耗方向發(fā)展，集成電路現(xiàn)已進入 ULS 亞微米級的技術階段。同時硅晶片直徑逐漸增大，2007 年以后，直徑 300mm 硅片成為主流產品。元件內刻線寬度也由 0.18um縮減至 0.13um、65nm 及 45nm 工藝也逐漸進入量產，金屬層數由56 層向更多層數的目標邁進，器件的尺寸也越來越小，因此對硅

6、晶片表面平整度的要求也隨著集成電路技術的飛速發(fā)展變得越來越高。1.2 隔離技術簡介現(xiàn)代的CMOS芯片通常在一塊普通的硅襯底材料上集成數以百萬計的有源器件(即NMOS晶體管和PMOS晶體管)，然后通過特定的連接實現(xiàn)各種復雜的邏輯功能或模擬功能，而除了這些特定的功能以外，在電路的設計過程中，通常假設不同的器件之間一般是沒有其他的相互影響的。因此在集成電路制造中必須能夠把器件隔離開來，這就需要隔離技術。最初的隔離技術采用了局部氧化(Loeal oxidationor silicon，Loeos)工藝，它具有制作簡單的特點，在3-0.35um的工藝中被廣泛采用。然而由于這種工藝在隔離區(qū)會形成鳥嘴，減少

7、了有源區(qū)的有效長度，這就大大降低了器件的集成密度。因此隨著器件向深亞微米發(fā)展，這種工藝漸漸不能滿足各種性能技術上的要求，這就出現(xiàn)了淺溝槽隔離(STI)技術。淺溝槽隔離(STI)方法實際上就是在硅襯底上位于不同有源器件之間的區(qū)域上刻蝕出溝槽，然后再在這些溝槽中填入材料。這樣的器件隔離工藝可以完全消除局部氧化(LOCOS)隔離工藝所特有的氧化層邊緣的鳥嚎形狀，由此可以形成更小的器件隔離區(qū)。目前淺溝槽隔離主要采用高濃度等離子體(High Density PlasmHDP)來淀積薄膜。由于HDP具有良好的填充能力，更好的淀積薄膜特性及更高的產量，所以長久以來，它一直作為首選工藝。第2章 隔離技術的原理

8、第2章 隔離技術的原理集成電路按照摩爾定律己經發(fā)展了近40年，時至今日進入到深亞微米直至納米時代。集成電路發(fā)展的40年也是不斷發(fā)展用新技術解決隨著器件不斷縮小所帶來的各種各樣問題的40年。當其特征線寬縮小到0.25微米以下乃至進入納米階段后，傳統(tǒng)的本征氧化隔離技術已不能適應器件電氣特性及小尺寸的要求，成為影響器件性能的制約因素。2.1 隔離技術的原理所謂的“隔離”是指利用介質材料或反向PN結等技術隔離集成電路的有源區(qū)器件，從而達到消除寄生晶體管，降低工作電容和抑制Latch_up的目的。傳統(tǒng)的本征氧化隔離技術(Locos)是利用光刻刻蝕技術在硅基板上的氮化硅上開出氧化窗口，利用氮化硅的掩膜作用

9、在大約1000e的高溫下對沒有氮化硅覆蓋的場區(qū)進行氧化。氧化后氧化層表面將高出硅基板表面，高度大約是氧化膜厚度的55%，形成一定程度的不平坦表面，給后續(xù)工藝帶來不利影響。再者，氧化生長時，橫向的氧化生長將向器件的有源區(qū)延伸，形成所謂的“鳥嘴”現(xiàn)象，“鳥嘴”的出現(xiàn)，不但占據了一定的有源區(qū)面積，而且在極小尺寸下，使得漏電流問題越來越突出，極大地影響到器件的性能。集成電路器件的特征尺寸進入深亞微米時代后，由于微細化和性能方面的影響，一些傳統(tǒng)的器件結構將不再適用.傳統(tǒng)的本征氧化隔離技術由于漏電流、平化、高溫再分布等方面的原因，將被淺溝隔離技術所取代.硅集成電路進入深亞微米時代后，尺寸越來越小，淺溝槽隔

10、離(STI)技術的作用顯的更加重要，硅集成電路的設計和制造已無法離開淺溝槽隔離(STI)技術。同時，STI隔離技術及工藝方法有了很大的發(fā)展。2.2 隔離技術的新發(fā)展由于傳統(tǒng)的本征氧化隔離技術(LOCOS)的以上問題，已不能適應器件進入到0.25微米特征尺寸后的要求。淺溝槽隔離技術STI(Shallow Trench Isolation)的出現(xiàn)正是適應了這種要求。在第4章本文將重點介紹STI工藝。第3章 隔離技術的工藝及發(fā)展第3章 隔離技術的工藝及發(fā)展在集成電路中包含電阻器、電容器、二極管、晶體管、熔斷器、導體等所有電路元器件。這些元器件都是以設計好的工藝流程按一定的次序形成的。一般來說，工藝流

11、程的設計都是圍繞著晶體管進行的。電路的類型由晶體管的類型所決定。在半導體發(fā)展的前 30 年，一般采用雙極型的晶體管和雙極型的電路。雙極型的晶體管有較快的運行速度（切換時間），還能控制漏電流。雙極型晶體管的這些性質恰好適用于邏輯電路、放大電路和轉換電路（這些都是半導體工業(yè)最早的產品）。 這些電路可以滿足不斷發(fā)展的計算機計算功能的需求。隨后MOS晶體管產生。MOS元件的一個優(yōu)點是在運行過程中耗能較少。首先，MOS 晶體管在電路中是“關”的狀態(tài)，不消耗能量，不像雙極型晶體管那樣在電路中一直要保持“開”的狀態(tài)，從而會產生熱。其次，MOS 晶體管作為控制電壓的器件，在運行的過程中，需要的能量比較低。MO

12、S 晶體管可以實現(xiàn)快速，經濟的固態(tài)存儲器的功能，但是早期的金屬柵型MOS 晶體管有較大的漏電流，而且其參數也不易控制。盡管如此，MOS 晶體管本身的優(yōu)點仍然促進了 MOS 存儲器電路的發(fā)展。其優(yōu)點就是尺寸小，在一定的空間內可以做更多的器件，而且切換速度相對較快。由于 MOS 元器件優(yōu)點是密度比較大，所以相鄰元件之間的絕緣隔離區(qū)域就比較小。不同的絕緣隔離設計便應用而生。3.1 結隔離如果兩個晶體管或者其他的兩個器件互相毗鄰，它們會因為短路而不工作。為了把不同的元器件隔離開來，外延層（EPI）雙極型結構誕生了。從P型晶片開始的，在P型晶片上進行N型擴散。在N型擴散之后，在晶片的表面沉積上一層N型的

13、外延層，這樣一來，就把N型擴散的區(qū)域。埋伏。在外延層下面。眾所周知，N型區(qū)域叫做。buriedlayer?；蚴蔷w管的。埋層。它的作用就是：當電流從基極出來流向晶片表面集電極時，給集電極電流提供一個低電阻的通道。外延層沉積之后，將其氧化并且在埋層的兩邊各開一個孔。同時要進行P型摻雜步驟，并使其達到P型晶片的表面。這個摻雜步驟將外延層孤立成一個“N型小島”，因為它的每邊（P型摻雜區(qū)）和底部（P型晶片）都被P型摻雜所包圍。每個。孤島。上所形成的元器件就被相互隔離開了（如圖2-1）。因為連在電路中的PN結處于反向模式狀態(tài)，所以每個元器件是相互絕緣的。也就是說沒有電路流過 PN 結。這種設計叫做。結隔

14、離（junction isolation）。或者。摻雜結隔離（doped junction isolation）。圖 2-1 顯示外延層和隔離的雙極電路的截面3.2 介電質隔離在高輻射的環(huán)境中，摻雜的結會產生電子或者空穴，從而會破壞結的功能。這不僅會使元器件失效，而且這種輻射還會淹沒對摻雜區(qū)的保護。因此產生了介電質隔離。圖3-2 介電質隔離這種工藝開始是把晶片的表面刻蝕成（pocket）或者溝槽（如圖 3-2）?？涛g之后：“pocket”的邊緣被氧化，而且在“pocket”里面填入多晶硅。下一步就是把晶片翻轉過來，將晶片打磨一直到露出氧化層為止。 經過這些步驟之后，晶片的表面就變成被氧化物絕緣

15、層 “pocket”隔開的原始的單晶硅。 電路元器件就做在單晶硅的 “pocket”中，每一個“pocket”都被三邊的二氧化硅層所包圍。在正常的條件或者在有輻射的環(huán)境中，二氧化硅的介電的性質都可以保護漏電流。3.3 局部氧化隔離（LOCOS）工藝結隔離占用了寶貴的晶片表面面積，而介電質隔離也消耗了晶片的面積而且還需要增添額外的工藝步驟。另一種方法是局部氧化隔離工藝（如圖 3-3）。這種工藝就是在晶片的表面沉積一層氮化硅，然后在進行刻蝕?；钚云骷⒃诘杷_定的區(qū)域生成。對部分凹進區(qū)進行氧化。由于氧氣不能穿過氮化硅，所以只有暴露在外面的硅才可能被氧化。 生成的二氧化硅中的硅來自與晶片的表面，

16、由于二氧化硅的密度比硅要小，所以有二氧化硅層的區(qū)域要比原始的硅晶片表面稍微高一些。 相對與晶片表面來說，只是部分凹陷。經過氧化之后，要把氮化硅去掉，只留下空閑區(qū)用來生成電器件。這種局部氧化隔離工藝備受人們歡迎，因此被廣泛應用。圖3-3 局部氧化隔離工藝在 MOS 晶體管之間由于不共享電器件，所以它在一定程度上有自我隔離，但是器件會存在漏電流，特別是當空間變小時。所以有必要進行隔離來阻止漏電流。這種結構一般叫做“隧道停止”。對于這種 MOS 晶體管之間的隔離，人們更傾向于使用局部氧化隔離技術。然而在局部氧化隔離技術中，在氮化硅邊緣生長的。鳥嘴（birds beak）。（如圖 3-4）是一個亟待解

17、決的問題。這個。鳥嘴。占用了實際的空間，增大了電路的體積。在性能方面，在氧化過程中，對晶片產生應力破壞。這種應力是因為氮化硅和硅之間熱膨脹性能不同而造成的。解決應力的辦法就是在氮化硅的下面生長一層薄的氧化硅。我們稱它為“墊子氧化層”。圖3-4 鳥嘴的形成圖 3-5 “SWAMI”工藝如何使“鳥嘴”達到最小，如何降低活性器件區(qū)的應力，促使了局部氧化隔離工藝發(fā)生了許許多多的變更。其中就包含由 Hewlett Packard（如圖 3-5）開發(fā)的 SWAMI工藝，這種工藝開始時與標準的局部氧化隔離工藝是一樣的。在淀積氮化硅和“墊子氧化”層（pad oxide）之后，用定位敏感的刻蝕劑刻蝕出溝道。在&

18、lt;100>定向的材料上，溝道壁成 60°角，以減少硅的應力。然后，再生長一層可以減緩應力的氧化層（SRO）和提供等角覆蓋的氮化硅層。在刻蝕之前，再淀積一層由低壓氣相沉淀而成的氧化層。這個氧化層是為了保護氮化硅的，以防止它被刻蝕掉。最后再生成場氧化層。氮化硅層的長度控制這鳥嘴的界限。再去掉最初的氮化硅層和減緩應力的氧化層以及第二層氮化硅，只留下比較平坦的晶片表面來做器件。圖3-6 淺溝槽隔離工藝（STI） 在 MOS 電路中，常用到溝道隔離，也叫淺溝槽隔離（STI-shallow trenchisolation）就是解決由標準的局部氧化隔離帶來的“鳥嘴”問題。淺溝槽隔離工藝（

19、STI）如圖 3-6 所示，下一節(jié)將重點介紹。3.4 淺溝槽隔離（STI）工藝簡介隨著半導體工藝的發(fā)展，器件尺寸越來越小，這就要求在有限的晶片表面上做盡可能多的器件。但無論如何改進局部氧化絕緣工藝都不能將“鳥嘴”的長度降低到 0.1um 以下，由此，淺溝槽隔離（STI）工藝被廣泛應用并飛速發(fā)展。淺溝槽隔離技術(STI)技術起源于80年代，由于它的高成本和工藝的不成熟性，直到最近一兩年才被人們所接受。該工藝是一種完全平坦的、完全無“鳥嘴”現(xiàn)象的新型隔離技術。淺溝槽隔離(STI)技術完全回避了高溫工藝;嚴格保證器件有源區(qū)的面積;硅基板表面與隔離介質表面完全在同一平面上；改善了最小隔離間隔和結電容。

20、同時，低溫工藝也可以潛在地增加產量，降低成本。這些優(yōu)點使得STI隔離成為深亞微米時代器件不可或缺的隔離技術。淺溝槽隔離技術是在襯底上制作晶體管有源區(qū)之間的隔離區(qū)的一種工藝，能有效保證N型和P型摻雜區(qū)域能徹底隔斷。傳統(tǒng)的器件結構使用本征氧化隔離技術，本征氧化隔離技術在N型和P型摻雜區(qū)域間通過擴散氧化的方法使材氧化成，利用絕緣的特性做到N型和P型摻雜區(qū)域的隔離。淺溝槽隔離技術在N型和P型摻雜區(qū)域中先將Si刻蝕掉，形成一個淺溝槽，然后在溝槽中填入絕緣的物質，達到隔離的目的。淺溝槽隔離技術比傳統(tǒng)的本征氧化隔離技術，可以減少電極間的漏電流，承受更大的擊穿電壓。由于Si刻蝕速率遠大于Si的氧化速率，所以對

21、產能有著很大的促進。但由于硅集成電路設計的多樣性，所以對淺溝槽隔離的要求也隨著產品的設計有諸多變化，主要表現(xiàn)在淺溝槽的深度，淺溝槽的側壁的角度。一般來說。淺溝槽的深度從150納米到500納米，側壁的角度從80度到90度之間，此外，側壁的形狀也有不同。STI隔離技術是一種全新的、完全不同于傳統(tǒng)的LOCOS隔離的新型隔離技術，主要適應極小尺寸器件對極小特征尺寸、器件可靠性的要求。在極小尺寸下，要求場區(qū)和有源區(qū)的面積非常??；同時，對器件的漏電流也極為敏感。STI隔離工藝主要有以下各關鍵工藝：氧化和生長氮化硅、溝壑光刻刻蝕、高密度等離子體、二氧化硅生長二氧化硅CMP、氮化硅去除等。氧化和生長氮化硅的主

22、要作用是作為介質二氧化硅填充后進行CMP研磨的停止層。它的厚度由CMP研磨的不均勻性和過研磨的量所決定。生長氮化硅的工藝技術與LOCOS隔離工藝中使用的生長氮化硅的工藝完全相同。光刻與刻蝕是集成電路制造工藝中的微細加工部分，它決定著電路圖形的精確實現(xiàn)。STI刻蝕形狀的控制是一個很重要的工程。主要是使用兩步刻蝕來形容形成溝壑：一是刻蝕作為CMP停止層的表現(xiàn)介質層；二是刻蝕硅襯底。目前，高端的刻蝕技術把這兩個刻蝕步驟綜合在一起，以提高生產性和降低成本。在傳統(tǒng)的LOCOS隔離工藝中，有源區(qū)之間的隔離是靠熱氧化二氧化硅實現(xiàn)的。在STI的隔離工藝中，是靠填充在有源區(qū)之間的氧化硅介質層來實現(xiàn)。所以，氧化硅

23、的填充是STI隔離的關鍵工藝。在HDPCVD二氧化硅填充前，先利用熱氧化在刻蝕后的溝壑表面生長一層薄氧化膜。其主要作用是增加HDPCVD二氧化硅填充時與溝壑界面的附著性。由于溝壑的寬度極小、深度較深，利用常規(guī)的介質膜生長方法來填充比較困難，即易形成填充空洞。高密度等離子體HDPCVD優(yōu)良填充能力正好滿足STI對溝壑填充的要求。二氧化硅CMP是平坦化技術的一個飛躍，真正實現(xiàn)了器件制造中的完全平坦化。它是利用液態(tài)的化學研磨液對晶圓表面實施微研磨，使得晶圓凹凸不平的表面平坦化的一種新型的平坦化工藝技術。STI隔離對于改善器件隔離性能、減小器件尺寸、以及平坦化工藝等方面的優(yōu)越性已被越來越多的人們所認識

24、。對于相同的器件，STI隔離相對于傳統(tǒng)的LOCOS隔離可以減小場區(qū)面積30%左右，抗漏電能力提高3倍左右。特別是對于深亞微米器件，STI隔離相對于LOCOS隔離的優(yōu)越性更顯著。所以STI隔離技術是集成電路器件進入0.25微米時代以后的非常理想的可以代替LOCOS隔離的隔離技術。雖然現(xiàn)在工藝開發(fā)、工藝集成等方面還有待于不斷改進、不斷優(yōu)化，但隨著STI隔離工藝的不斷發(fā)展，相信在不久的將來，它將全面代替LOCOS隔離工藝而被廣大的制造廠商所采用，使得集成電路的性能和指標出現(xiàn)新的飛躍，對微電子技術的發(fā)展產生重大影響。第4章 淺溝槽隔離技術第4章 淺溝槽隔離技術集成電路的高速發(fā)展，半導體制造技術也不停的

25、進化，現(xiàn)在一般IC公司主流的工藝已經進入納米級的，而PN隔離、介電質隔離、局部氧化隔離（LOCOS）顯然不適用現(xiàn)在的工藝，所以本文主要用STI來講述現(xiàn)代隔離技術的工藝方法。4.1 淺溝槽隔離技術(ST工)在半導體器件中的作用圖4-l所示的結構為一個典型集成電路半導體器件的剖面不意圖，STI在其中的作用是將N型和P型摻雜區(qū)域徹底隔斷，消除這2個摻雜區(qū)間可能存在的漏電流，避免相臨器件間的短路發(fā)生。圖4-1半導體器件的剖面示意圖為了達到隔離的目的傳統(tǒng)的器件結構使用本征氧化隔離技術，本征氧化隔離技術在N型和P型摻雜區(qū)域間通過擴散氧化的方法使Si氧化成，如圖4-1，利用絕緣的特性做到N型和P型摻雜區(qū)域的

26、隔離。由于Si的氧化速率很慢，且形成的氧化結很淺，在器件結構越來越小，功率越來越大的今天，擴散氧化的方法很難滿足隔離的要求。淺溝槽隔離技術在N型和P型摻雜區(qū)域中先將Si刻蝕掉，形成一個淺溝槽，然后在溝槽中填入絕緣的物質，達到隔離的目的，如下圖4-2。淺溝槽隔離技術比傳統(tǒng)的本征氧化隔離技術，絕緣層可以更深，可以減少電極間的漏電流，承受更大的擊穿電壓。4-2 隔離示意圖淺溝槽隔離技術(ST工)形成過程 淺溝槽隔離刻蝕前的結構由光刻膠掩膜，氮化硅層，氧化硅層，硅組成。需要將光刻膠掩膜未覆蓋處的氮化硅層，氧化硅層完全刻蝕掉，然后將下部的硅刻蝕掉一定的量，使硅產生一個溝槽。4.2 淺溝槽隔離刻蝕步驟淺溝

27、槽隔離刻蝕步驟分4個主要步驟完成:隔離氧化層成長，氮化物淀積，光刻掩膜，淺溝槽刻蝕：4.2.1 隔離氧化層成長硅片到達擴散區(qū)后，進行清洗以除去沾污和氧化。經過漂洗和甩干之后，硅片進入高溫氧化設備。生長一層氧化物，這層氧化物將作為隔離層保護有源區(qū)在去掉氮化物的過程中免受化學沾污。4.2.2 氮化物淀積硅片被放入高溫的低壓化學氣相淀積設備。在設備的腔體中氨氣與二氯硅烷發(fā)生反應，在硅片表面生成一層氮化硅；這層氮化硅在整個淺溝槽隔離形成的過程中有兩個作用：l)、氮化硅是一層堅固的掩膜材料，有助于在STI氧化物淀積過程中保護有源區(qū)，2)、氮化硅可以在化學機械拋光這一步中充當拋光的阻擋材料。4.2.3 光

28、刻掩膜硅片從擴散區(qū)轉移到光刻區(qū)后，在涂膠/顯影機中經歷一系列的工藝步驟，最終由光刻機將特定掩膜的圖形直接刻印在涂膠的硅片上。光刻后的硅片檢測包括尺寸檢測!缺陷檢測以及目檢，如有重大缺陷可以將硅片去膠然后返工。4.2.4 淺溝槽刻蝕要求光刻膠的刻印圖形保護硅片上那些不需要刻蝕的區(qū)域，沒有光刻膠保護的區(qū)域被離子和強腐蝕性的化學物質刻蝕掉氮化硅，氧化硅以及硅?？涛g機利用大功率的射頻能量在真空反應腔中將氟基或氯基的氣體離化。射頻能量分解分子，離化原子，使反應腔中充滿了多種等離子體成分。這些等離子體成分通過物理刻蝕，化學刻蝕將硅片上定義為隔離區(qū)的硅移走。每一步刻蝕工藝完成后，硅片都要去膠并在一系列化學試

29、劑中清洗。4.3 隔離技術的關鍵工藝STI隔離技術是一種全新的、完全不同于傳統(tǒng)的LOCOS隔離的新型隔離技術，主要適應極小尺寸器件對極小特征尺寸!器件可靠性的要求。在極小尺寸下，要求場區(qū)和有源區(qū)的面積非常小;同時，對器件的漏電流也極為敏感。STI隔離工藝主要有以下各關鍵工藝：氧化和氮化硅生長、溝壑光刻刻蝕、高密度等離子體二氧化硅生長、二氧化硅CMP、氮化硅去除等工藝步驟。4.3.1 氧化和氮化硅生長氮化硅的主要作用是作為介質二氧化硅填充后進行CMP研磨的停止層。它的厚度由CMP的研磨不均一性和過研磨的量所決定，其膜厚大約在120150nm。生長氮化硅的工藝技術與Loc0S隔離工藝中所生長氮化硅

30、的工藝完全相同。在此之前利用熱氧化生長的氧化膜，厚度大約15nm左右，主要是為了緩解硅基板與氮化硅膜之間的應力匹配，起到緩沖作用。4.3.2 溝壑(Trench)光刻與刻蝕光刻與刻蝕是集成電路制造工藝中的微細加工部分，它決定著電路圖形的精確實現(xiàn)。STI刻蝕形狀的控制是一個很重要的工程。主要是使用兩步刻蝕來形成溝壑：一是刻蝕作為CMP停止層的表面介質層；二是刻蝕硅襯底。目前，高端的刻蝕技術將把這兩個刻蝕步驟綜合在一起，以提高生產性和降低成本。理想的刻蝕后的溝壑形狀是一個正梯形，傾斜度范圍為75-89度。通常用來控制溝壑形狀的方法是利用CLZ，和等刻蝕氣體，他們被認為在被用作硅刻蝕時可以產生聚合體

31、產物。這些產物可以在溝壑刻蝕時形成正梯形。但是有一個缺點，這些產物可能覆蓋在等離子體反應器的其他表面，帶來工藝穩(wěn)定性和塵埃等方面的問題。控制溝壑形狀的第二個方法是利用刻蝕產物的淀積特性?？涛g時的產物將重新淀積在溝壑的側壁，重新淀積的數量將決定梯形的傾斜度。4.3.3 二氧化硅CMPCMP是平坦化技術的一個飛躍，真正實現(xiàn)了器件制造中的完全平坦化。它是利用液態(tài)的化學研磨液對晶圓表面實施微研磨，使得晶圓凹凸不平的表面變得平坦化的一種新型的平坦化工藝技術。雖然CMP已應用在電子工業(yè)中，但其物理和化學的工藝機理還不是很清楚。在CMP過程中，同時存在化學反應過程和機械研磨過程，二者共同占據主導地位。它是利

32、用一些高ph值的研磨漿液來研磨晶圓的表面使其平坦化。在研磨液和被研磨的介質物之間存在一些化學反應，極薄的表面層被氫基化后，被隨后的機械研磨所去除。CMP主要是在完成溝壑的完美填充后，去除表面多余的氧化硅膜，并達到表面的完全平坦化。當溝壑填充的氧化膜的CMP速率與氮化硅的CMP速率相當時，則氮化硅CMP后的表面與溝壑填充的氧化硅大約在同一平面上。由于在CMP后的洗凈中會有一點氧化膜損失，所以氮化硅膜厚度將決定有源區(qū)表面與填充溝壑的氧化層表面之間的臺階高度。填充溝壑的氧化層應當足夠厚以避免寄生邊角晶體管效應的產生。在此限度內通過優(yōu)化氮化硅在CMP后的殘留厚度，來獲得精確的場區(qū)圖形。有源區(qū)的氧化層必

33、須被拋去，以使其下部的氮化硅膜暴露出來，并與溝壑中的氧化膜處于同一平面。實際上，孤立的!窄的圖形結構上的研磨速率比密集排列或寬廣區(qū)域的圖形結構上研磨速率要快。研磨凹凸不平的晶圓表面，突起部分所承受的壓力遠高于凹陷部分所承受的壓力，因而，突起部分的研磨較快。但是由于研磨盤的柔軟性，在寬闊區(qū)域的中心將出現(xiàn)碟形的凹陷。優(yōu)化研磨漿液和研磨機械系統(tǒng)，將有利于克服此缺陷。CMP研磨到達氮化硅層后的過研磨不僅減少氮化硅的厚度，也同時迫使CMP同時研磨兩種不同的物質，即有源區(qū)上的氮化硅和溝壑上的氧化硅。如果氧化膜的研磨速率大于氮化硅膜的研磨速率，再加上CMP在晶圓表面研磨的不均一性，有可能發(fā)生溝壑氧化膜的凹陷

34、和溝壑邊緣的浸蝕。優(yōu)化氮化硅的過研磨量，并結合隨后的利用熱磷酸去除氮化硅時對溝壑氧化膜的影響，將會得到理想的表面形態(tài)。由于在淺溝槽隔離工藝中沉積的二氧化硅薄膜致密性比較好，因此能夠滿足對器件的高隔離要求。同時在淺溝槽隔離（STI）工藝中，淺溝槽是采用各向異性的干刻蝕的方法得到的，而且溝槽垂直向下，可以減小晶圓表面硅的消耗，對縮小器件尺寸和提高電路密度有很大的幫助。在沉積淺溝槽隔離薄膜時，應用的是化學氣相沉積工藝方法，一般情況下使用的是高密度等離子體化學氣相沉積工藝進行淺溝槽內的薄膜沉積。總結與展望總結與展望本文簡單描述了隔離的機理和原理，了解隔離技術的在集成電路制造工藝的重要作用，熟悉了結隔離

35、、介電質隔離、局部氧化隔離。重點了解了STI。經過幾十年，隔離技術已有很的的發(fā)展，并不斷向新的方向開拓。它對微電子學的發(fā)展、超大規(guī)模集成電路產業(yè)的擴大和量子期間的突破性進展起了關鍵性的作用。今后的發(fā)展不論在技術的本身或設備的結構上都是多樣化的，而且仍然是方興未艾。在更先進的 CMOS 技術中，淺溝槽隔離（STI）工藝由使用高密度等離子體化學氣相沉積工藝或使用基于臭氧/四乙基原硅酸鹽化學品的熱化學氣相沉積工藝沉積的二氧化硅薄膜組成。在 65納米以下的更先進的工藝節(jié)點中深寬比（AR）將大于 6：1，這對于使用高密度等離子體化學氣相沉積工藝去得到好的空隙填充來說將越來越困難。為了使高密度等離子體化學氣相沉積工藝可以填充這些深寬比大的淺溝槽隔離區(qū)，重復的內部或外部的背部刻蝕工藝不得不被引入，以便確保