Modelsim SE的使用方法

1、ModelSim仿真工具西安郵電學院計算機系西安郵電學院計算機系西安郵電學院計算機系22021/12/13 前言前言西安郵電學院計算機系32021/12/13在完成一個設計的代碼編寫工作之后，可以直接對代碼進行仿真，檢測源代碼是否符合功能要求。這時，仿真的對象是代碼，比較直觀，速度比較快，可以進行與其它軟件相類似的多種手段的調試（如單步執(zhí)行等）。在設計的最初階段發(fā)現(xiàn)問題，可以節(jié)省大量的精力。代碼仿真代碼仿真西安郵電學院計算機系42021/12/13代碼仿真需要的文件代碼仿真需要的文件n設計源代碼設計源代碼：可以使用語言或Verilog HDL語言。(這里以附錄用Verilog語言編寫的位計數(shù)器

2、為例進行說明）n測試激勵代碼測試激勵代碼：根據(jù)設計要求編寫輸入輸出的激勵程序，由于不需要進行綜合，書寫具有很大的靈活性。n仿真模型庫仿真模型庫：根據(jù)設計內調用器件供應商提供的模塊而定。西安郵電學院計算機系52021/12/13建立工程建立工程：在modelsim中建立Project。如圖2.1所示，點擊file - new - project。得到creat project的彈出窗口，如圖.所示。在project name欄中填寫你的項目名稱，建議和你的頂層文件名字一致。 Projectlocation是你的工作目錄，你可通過browse按鈕來選擇或改變。Default library nam

3、e可以采用工具默認的work。代碼仿真步驟代碼仿真步驟西安郵電學院計算機系62021/12/13圖西安郵電學院計算機系72021/12/13圖西安郵電學院計算機系82021/12/13西安郵電學院計算機系92021/12/13給工程加入文件給工程加入文件：ModelSim會自動彈出Add Items tothe project窗口，如下圖所示所示。選擇Add Exsiting File后，根據(jù)相應的提示將文件加到該project中。西安郵電學院計算機系102021/12/13圖西安郵電學院計算機系112021/12/13編譯編譯：編譯（包括原代碼和庫文件的編譯），編譯可點擊Comlile -

4、Comlile All來完成。西安郵電學院計算機系122021/12/13裝載文件裝載文件：如圖，點擊Simulate - Simulate后，如圖所示，選定頂層文件（激勵文件），ADD加入，然后點擊load,裝載。西安郵電學院計算機系132021/12/13圖西安郵電學院計算機系142021/12/13圖5西安郵電學院計算機系152021/12/13開始仿真：如下圖示開始仿真：如下圖示西安郵電學院計算機系162021/12/13仿真波形如下圖西安郵電學院計算機系172021/12/13波形信號的保存波形信號的保存：有時，在波形窗口拖放了很多的信號，可以保存起來以后調入。在wave窗口，F(xiàn)il

5、e - Save format，保存成*.do文件。以后需要調入時，在modelsim主窗口命令行內執(zhí)行：do *.do即可。西安郵電學院計算機系182021/12/13 使用綜合軟件綜合后生成的門級網(wǎng)表或者是實現(xiàn)后生成的門級模型進行仿真，不加入時延的仿真就是門級仿真?？梢詸z驗綜合后或實現(xiàn)后的功能是否滿足功能要求，其速度比代碼功能仿真要慢，但是比時序仿真要快。 在門級仿真的基礎上加入時延文件.sdo文件的仿真就是時延仿真。優(yōu)點是：比較真實的反映邏輯的時延與功能，缺點是速度比較慢，如果邏輯比較大，那么需要很長的時間。門級仿真和時序仿真門級仿真和時序仿真西安郵電學院計算機系192021/12/13

6、在這里仿真以Altera 的器件為例。利用經(jīng)過綜合布局布線的網(wǎng)表和具有時延信息的文件進行仿真，可以比較精確的仿真邏輯的時序是否滿足要求。西安郵電學院計算機系202021/12/13n綜合布局布線生成的網(wǎng)表文件綜合布局布線生成的網(wǎng)表文件n測試激勵測試激勵n元件庫元件庫n時序仿真需要綜合布局布線生成的具有時延信息的文時序仿真需要綜合布局布線生成的具有時延信息的文件（件（sdfsdf) )文件。文件。仿真需要的文件仿真需要的文件西安郵電學院計算機系212021/12/13在在QuartusQuartus中正確設置仿真工具：中正確設置仿真工具：如圖所示，點擊Quartus的Assignment菜單下的

7、EDA Tools Settings，進入圖中，點擊EDA tool type，在Tools Settings的下拉菜單中，根據(jù)你所使用的語言與Modelsim的版本，作相應的選擇。仿真步驟仿真步驟西安郵電學院計算機系222021/12/13圖西安郵電學院計算機系232021/12/13圖圖西安郵電學院計算機系242021/12/13用用QusrtusQusrtus產(chǎn)生仿真所需要的網(wǎng)表與產(chǎn)生仿真所需要的網(wǎng)表與sdfsdf文件文件：在作了第一步的正確設置后，每當你完成一次編譯，Quartus會自動在你的當前Project 目錄下生成一個simulation目錄，在該目錄下，就有我們所需要的文件。

8、如果使用VHDL語言，網(wǎng)表文件是.VHO，SDF文件.SDO；如果使用Verilog語言，網(wǎng)表文件是.VO，SDF文件也是.SDO。西安郵電學院計算機系252021/12/13在在ModelSimModelSim中建立中建立ProjectProject：與代碼仿真相似，建立工程，并加入文件。不同的是，門級仿真或時序仿真，則是加入綜合后的網(wǎng)表文件，源代碼文件不需要，可以將其從Project中刪除。西安郵電學院計算機系262021/12/13編譯源代碼和網(wǎng)表：編譯源代碼和網(wǎng)表：源代碼的編譯可點擊Comlile - Comlile All來完成。西安郵電學院計算機系272021/12/13庫文件的編

9、譯：庫文件的編譯：庫文件的編譯：庫文件的編譯如下所述在成功建立Project后，Modelsim中如下圖示：西安郵電學院計算機系282021/12/13編譯Vo和testbench文件西安郵電學院計算機系292021/12/13彈出上圖所示窗口。在Design下，點開wok，雙擊你的testbench，再單擊Add按鈕。在Libraries下，單擊Add按鈕，將剛才在QUARTUS里面生成的庫加入，本例加入如下圖兩個庫文件：西安郵電學院計算機系302021/12/13添加所需要的庫文件添加所需要的庫文件西安郵電學院計算機系312021/12/13對于時序仿真，還要加入（sdf）文件，單擊SDF

10、，再單擊Add，將SDF文件加入，如下圖示：西安郵電學院計算機系322021/12/13添加標準的延遲文件添加標準的延遲文件西安郵電學院計算機系332021/12/13通過Browse加入SDF文件，在Apply to Region框內填入延遲文件所對應的模塊。在上圖中， coun4_tp為測試激勵程序，mycount為被仿真的模塊在激勵程序中的例化名字。單擊ok將SDF文件加入，然后單擊load，就可以開始仿真了。 西安郵電學院計算機系342021/12/13仿真準備：仿真準備：致此我們已經(jīng)準備好了仿真所需要的所有文件：源代碼或網(wǎng)表文件，testbench文件，庫文件，SDF文件。下面開始仿

11、真。如圖所示，點擊Simulate - Simulate后，西安郵電學院計算機系352021/12/13西安郵電學院計算機系362021/12/13開始仿真：開始仿真：與代碼仿真一樣，在這里就不在說明。后仿真波形如下圖示：西安郵電學院計算機系372021/12/13module count4(out,reset,clk); output 3:0 out; input reset,clk; reg 3:0 out; always (posedge clk or posedge reset) begin if (reset) out=0; else out=out+1; end endmodule 附加源代碼及測試代碼附加源代碼及測試代碼西安郵電學院計算機系382021/12/13timescale 1ns/1ns include count4.v module coun4_tp; reg clk,reset; wire3:0 out; parameter DELY=