數(shù)字基帶信號傳輸碼型發(fā)生器設(shè)計

1、武漢理工大學FPGA原理與應用課程設(shè)計說明書課程設(shè)計任務(wù)書學生姓名： 專業(yè)班級： 通信1104 指導教師： 陳適 工作單位： 信息工程學院 題 目: 數(shù)字基帶信號傳輸碼型發(fā)生器設(shè)計初始條件： FPGA芯片（型號不限），仿真工具不限。 要求完成的主要任務(wù): （包括課程設(shè)計工作量及技術(shù)要求，以及說明書撰寫等具體要求）要求每位選課同學提交一篇關(guān)于FPGA的應用設(shè)計報告，選擇的FPGA芯片不限，選用的仿真工具不限。格式要求按照課程設(shè)計報告的標準格式完成，包括：常見的幾種基帶碼 ：1.單極性非歸零碼2.雙極性非歸零碼3.單極性歸零碼4.雙極性歸零碼5.差分碼6.交替極性碼7.分相碼8.編碼信號反轉(zhuǎn)碼指導

2、教師簽名： 年 月 日系主任（或責任教師）簽名： 年 月 日目 錄摘 要IAbstractII1前言12 數(shù)字基帶信號22.1 數(shù)字基帶信號的碼型設(shè)計原則22.2 非歸零碼(NRZ 碼)32.2.1 單極性32.2.2 雙極性32.3 歸零碼(RZ 碼)32.3.1 單極性32.3.2 雙極性42.4 差分碼42.5 交替極性碼(AMI 碼)52.6 分相碼(曼徹斯特碼)52.7 傳號反轉(zhuǎn)碼(CMI 碼)63 EDA概述73.1 VHDL73.2 FPGA84 基帶碼發(fā)生器的設(shè)計原理94.1 基帶碼發(fā)生器的原理框圖94.2 碼型轉(zhuǎn)換原理105軟件設(shè)計與仿真115.1 VHDL程序設(shè)計115.2

3、 軟件仿真及結(jié)果分析135.2.1 器件仿真結(jié)果135.2.2 波形仿真結(jié)果136 總結(jié)與體會177 參考文獻18 摘 要設(shè)計一個基于FPGA 的數(shù)字基帶信號發(fā)生器，首先簡要介紹了單極性非歸零碼、雙極性非歸零碼、單極性歸零碼、雙極性歸零碼、差分碼、交替極性碼、分相碼、傳號反轉(zhuǎn)碼等基帶碼的基本特點，然后根據(jù)碼型轉(zhuǎn)換原理設(shè)計發(fā)生器模塊。由于EDA 技術(shù)可以簡化電路，集成多塊芯片，減小電路體積，所以程序采用VHDL 進行描述，并用quartusII 軟件仿真實現(xiàn)所有功能，最后將功能集成到FPGA 上，并設(shè)計電路，產(chǎn)生的基帶碼穩(wěn)定、可靠，可滿足不同數(shù)字基帶系統(tǒng)傳輸需要。關(guān)鍵詞：數(shù)字基帶碼，EDA，VH

4、DL，F(xiàn)PGA AbstractFPGA-based design a letter-number generator with, first of all we briefly introduce unipolar NRZ code, bipolar NRZ, Unipolar zero yards code, bipolar zero yards code, differential code ,alternating polarity code, phase code, code-reversal, and third-order high-density bipolar codes e

5、tc. Then we design generator module under the code-conversion design principles. As EDA technology can make circuit simple , integrate multiple chips, reduce the size of circuits, so we take advantage of VHDL to describe it and use quartusII software to simulate .Finally we integrate all the fetures

6、 into the FPGA, and design circuit to generate stable and reliable base-band code to meet the different base-band digital transmission system needs.Keywords: digital base-band code， EDA ，VHDL ，F(xiàn)PGAI1前言近年來，隨著大規(guī)模集成電路的出現(xiàn)，數(shù)字系統(tǒng)的設(shè)備復雜程度和技術(shù)難度降低，數(shù)字通信系統(tǒng)的主要缺點逐漸得到解決，因此數(shù)字傳輸方式日益受到歡迎。數(shù)字傳輸系統(tǒng)中，傳輸對象通常是二元數(shù)字信息，而設(shè)計數(shù)字傳輸系

7、統(tǒng)的基本考慮是選擇一組有限的離散的波形來表示數(shù)字信息。這些取值離散的波形可以是未經(jīng)調(diào)制的電信號，也可以是調(diào)制后的信號。未經(jīng)調(diào)制的數(shù)字信號所占據(jù)的頻譜是從零域或很低頻率開始，稱為數(shù)字基帶信號。不經(jīng)載波調(diào)制而直接傳輸數(shù)字基帶信號的系統(tǒng)，稱為數(shù)字基帶傳輸系統(tǒng)。數(shù)字基帶傳輸系統(tǒng)方框圖如圖1-1所示。抽樣判決器同步提取信道信號形成器信道接受濾波器基帶脈沖輸入 輸出 噪聲 圖1-1 數(shù)字基帶傳輸系統(tǒng)方框圖目前，雖然數(shù)字基帶傳輸?shù)膽貌皇呛軓V泛，但對于基帶傳輸系統(tǒng)的研究仍然十分有意義，主要是因為： 1、在利用對稱電纜構(gòu)成的近程數(shù)據(jù)通信系統(tǒng)中廣泛采用了這種傳輸方式； 2、隨著數(shù)字通信技術(shù)的發(fā)展，基帶傳輸方式也

8、有迅速發(fā)展的趨勢； 3、基帶傳輸中包含帶通傳輸?shù)脑S多基本問題；4、任何一個采用線性調(diào)制的帶通傳輸系統(tǒng)，可以等效為一個基帶傳輸系統(tǒng)。2 數(shù)字基帶信號基帶傳輸是最基本的數(shù)據(jù)傳輸方式，即按數(shù)據(jù)波的原樣，不包含任何調(diào)制，在數(shù)字通信的信道上直接傳送數(shù)據(jù)?；鶐鬏敳贿m于傳輸語言、圖像等信息。目前大部分微機局域網(wǎng)，包括控制局域網(wǎng)，都是采用基帶傳輸方式的基帶網(wǎng)?；鶐ЬW(wǎng)的特點是：信號按位流形式傳輸，整個系統(tǒng)不用調(diào)制解調(diào)器，降低了價格；傳輸介質(zhì)較寬帶網(wǎng)便宜；可以達到較高的數(shù)據(jù)傳輸速率（目前一般為10100Mb/s），但其傳輸距離一般不超過25km，傳輸距離越長，質(zhì)量越低；基帶網(wǎng)中線路工作方式只能為半雙工方式或單工

9、方式。基帶系統(tǒng)的工作原理：信源是不經(jīng)過調(diào)制解調(diào)的數(shù)字基帶信號，信源在發(fā)送端經(jīng)過發(fā)送濾波器形成適合信道傳輸?shù)拇a型，經(jīng)過含有加性噪聲的有線信道后，在接收端通過接收濾波器的濾波去噪，由抽樣判決器進一步去噪恢復基帶信號，從而完成基帶信號的傳輸。基帶傳輸時，通常對數(shù)字信號進行一定的編碼，數(shù)據(jù)編碼常用3種方法：非歸零碼NRZ、曼徹斯特編碼和差動曼徹斯特編碼。后兩種編碼不含直流分量，包含時鐘脈沖，便于雙方自同步，因此，得到了廣泛的應用。數(shù)字基帶信號， 是信源發(fā)出的、未經(jīng)調(diào)制或頻譜變換、直接在有效頻帶與信號頻譜相對應的信道上傳輸?shù)臄?shù)字信號，是消息代碼的電波形，是用不同的電平或脈沖來表示相應的消息代碼。數(shù)字基帶

10、信號的類型很多，常見的有矩形脈沖，三角波、高斯脈沖和升余弦脈沖等。最常用的是矩形脈沖，因為矩形脈沖易于形成和變換。數(shù)字基帶信號是數(shù)字信息的一種表現(xiàn)形式，被用于數(shù)字基帶傳輸系統(tǒng)?？梢杂貌煌妷夯螂娏鞯拇a來表示基帶碼。不同形式的基帶碼具有不同的頻譜結(jié)構(gòu)，合理地設(shè)計基帶碼是基帶傳輸首先要考慮的問題。2.1 數(shù)字基帶信號的碼型設(shè)計原則（1）對于傳輸頻率很低的信道來說，線路傳輸碼型的頻譜中應不含直流分量。（2）可以從基帶信號中提取位定時信號。在基帶傳輸系統(tǒng)中，需要從基帶信號上提取位定時信息，這就要求編碼功率譜中具有位定時線譜。（3）要求基帶編碼具有內(nèi)在檢錯能力。（4）碼型變換過程應具有透明性，即與信源

11、的統(tǒng)計特性無關(guān)。（5）盡量減少基帶信號頻譜中的高頻分量，這樣可以節(jié)省傳輸頻帶，提高信道的頻譜利用率，還可以減少串擾。2.2 非歸零碼(NRZ 碼)非歸零碼分為兩種，即單極性和雙極性。2.2.1 單極性這種傳輸碼的零電平與正電平(或負電平)分別對應于二進制代碼中的“0”碼與“1”碼。他的特點是：脈沖極性單一，有直流分量;脈沖波的占空比為100%，即一個脈沖持續(xù)的時間等于一個碼元的寬度，在整個碼元期間電平保持不變。該碼經(jīng)常在近距離傳輸時被采用。 圖2-1 單極性非歸零碼2.2.2 雙極性這種傳輸碼的正、負電平分別對應于二進制代碼中的“1”碼與“0”碼。從信號的一般統(tǒng)計規(guī)律看，由于“1”碼與“0”碼

12、出現(xiàn)的概率相等，所以這種傳輸碼的平均電平為零，即無直流分量。這樣在接收端恢復信號時，其判決電平可取為0V，因而可消除因信道對直流電平的衰減而帶來判決電平變化的影響。這種傳輸碼還有抗干擾能力強的特點。該碼常在CCITT 的V 系列接口標準或RS232C 接口標準中使用。 圖2-2 雙極性非歸零碼2.3 歸零碼(RZ 碼) 歸零碼也分為兩種，即單極性和雙極性。2.3.1 單極性 與單極性非歸零碼不同，發(fā)送“1”時在整個碼元期間高電平只持續(xù)一段時間，在碼元的其余時間內(nèi)則返回到零電平，即此方式中，在傳送“1”碼時發(fā)送一個寬度小于碼元持續(xù)時間的歸零脈沖；傳送“0”碼時不發(fā)送脈沖。其特征是所用脈沖寬度比碼

13、元寬度窄。主要優(yōu)點是可以直接提取同步信號。單極性歸零碼脈沖間隔明顯，有利于減小碼元間的波形干擾和提取同步時鐘信息，但由于脈寬窄，碼元能量小，匹配接收時的輸出信噪比要比NRZ 碼低。 圖2-3 單極性歸零碼2.3.2 雙極性 這種傳輸碼與單極性歸零碼相似，都是脈沖的持續(xù)時間小于碼元寬度，并且都是在碼元時間內(nèi)回到零值。與單極性歸零碼不同的是，“1”碼與“0”碼分別是用正、負兩種電平來表示。由于相鄰脈沖之間必有零電平區(qū)域存在，因此，在接收端根據(jù)接收波形歸于零電平便知道1b 的信息已接收完畢，以便準備下一比特信息的接收。正負脈沖的前沿起了啟動信號的作用，后沿起了終止信號的作用，有利于接收端提取定時信號

14、。因此可以保持正確的比特同步，即收發(fā)之間無需特別定時，且各符號獨立地構(gòu)成起止方式。此方式也叫做自同步方式。 圖2-4 雙極性歸零碼2.4 差分碼 差分碼利用前后碼元電平的相對極性變化來傳送信息，又稱為相對碼。這種傳輸碼不是用脈沖本身的電平高低來表示二進制代碼的“1”碼與“0”碼，而是用脈沖波的電平變化來表示碼元的取值，即當碼元的取值為“1”時，脈沖波的電平變化一次；而當碼元的取值為“0”時，脈沖波的電平不變。這種方式的特點是，即使接收端收到的碼元極性與發(fā)送端的完全相反，也能正確進行判決。采用這種波形傳送二進制代碼時，可以消除設(shè)備初態(tài)的影響，尤其對于調(diào)相系統(tǒng)來說，可以有效地消除解調(diào)時相位模糊的問

15、題。 圖2-5 差分碼2.5 交替極性碼(AMI 碼)AMI 碼名稱較多，如雙極方式碼、平衡對稱碼、傳號交替反轉(zhuǎn)碼等。他是CCITT 建議作為基帶傳輸系統(tǒng)中的傳輸碼型之一。編碼規(guī)則是，二進制代碼中的“1”碼由正、負極性交替的脈沖表示，其脈寬等于碼元周期的一半；二進制代碼中的“0”碼由零電平表示。此方式是單極性方式的變形，即把單極性方式中的“0”碼與零電平對應，而“1”碼發(fā)送極性交替的正、負電平。這種碼型實際上把二進制脈沖序列變成為三電平的符號序列(故叫偽三元信號)，其優(yōu)點如下：在“1”、“0”碼不等概條件下也無直流成分，且零頻附近低頻分量小，因此對具有變壓器或其他交流耦合的傳輸信道來說，不易受

16、到隔直特性的影響；若接收端收到的碼元極性與發(fā)送端完全相反也能正確判決；只要進行全波整流就可以變?yōu)閱螛O性碼，如果交替極性碼是歸零的，變?yōu)閱螛O性歸零碼后就可以提取同步信號。由于這些優(yōu)點，因此他是最常用的碼型之一。但當傳輸信息中存在長連“0”碼的情況時，這種傳輸碼將會由于長時間不出現(xiàn)電平跳變，從而給接收端在提取定時信號時帶來困難。AMI 碼在連“0”碼過多時提取定時信號有困難。這是因為在連“0”碼時AMI 輸出均為零電平，連“0”碼這段時間內(nèi)無法提取同步信號，而前面非連“0”碼時提取的位同步信號又不能保持足夠的時間。這是這種傳輸碼的不足之處。 圖2-6 交替極性碼2.6 分相碼(曼徹斯特碼) 這種碼

17、型的特點是每個碼元用兩個連續(xù)極性相反的脈沖表示。如“1”碼用正、負脈沖表示，“0”碼用負、正脈沖表示。這種碼型不論信號的統(tǒng)計關(guān)系如何，均完全消除了直流分量，且有較尖銳的頻譜特性。同時這種碼在連“1”和連“0”的情況下都能顯示碼元間隔，這有利于接收端提取碼同步信號。該碼在本地局域網(wǎng)中常被使用。 圖2-7 分相碼2.7 傳號反轉(zhuǎn)碼(CMI 碼) 傳號反轉(zhuǎn)碼(CMI 碼)是由CCITT 建議、適合于光信道傳輸?shù)拇a型之一。他的基本設(shè)想是將原來二進制代碼序列中的一位碼變?yōu)閮晌淮a，以增加信號的富裕度。CMI 碼是一種二元碼。其具體的編碼規(guī)則是：二進制代碼中的“1”碼交替地用“11”和“00”表示；“0”碼

18、則固定地用“01”表示。CMI 碼的特點是電平隨二進制數(shù)碼依次跳變，因而便于恢復定時信號，尤其當用負跳變直接提取定時信號時，不會產(chǎn)生相位不確定問題，具有檢測錯誤的能力。因為在這種傳輸碼中，只有“00”、“11”、“01”這3 種碼組，而沒有“10”這一碼組。因此，接收端可根據(jù)這一特性對接收碼進行檢錯。該碼已被CCITT 推薦為PCM(脈沖編碼調(diào)制)4次群的接口碼型。在光纜傳輸系統(tǒng)中有時也用做線路傳輸碼型。 圖2-8 傳號反轉(zhuǎn)碼3 EDA概述20 世紀90 年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電

19、子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了EDA 技術(shù)的迅速發(fā)展。EDA 是電子設(shè)計自動化（Electronic Design Automation）的縮寫，在20 世紀90 年代初從計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。EDA 技術(shù)就是以計算機為工具，設(shè)計者在

20、EDA 軟件平臺上，用硬件描述語言HDL 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可靠性，減輕了設(shè)計者的勞動強度。3.1 VHDLVHDL 語言是美國國防部于20 世紀80 年代后期，出于軍事工業(yè)的需要開發(fā)的。1984年VHDL 被IEEE 確定為標準化的硬件描述語言。1993 年IEEE 對VHDL 進行了修訂，增加了部分新的VHDL 命令與屬性，增強了對系統(tǒng)的描述能力，并公布了新版本的VHDL，即IEEE 標準的1076-1993 版本。

21、VHDL 已經(jīng)成為系統(tǒng)描述的國際公認標準，得到眾多EDA 公司的支持，越來越多的硬件設(shè)計者使用VHDL 描述數(shù)字系統(tǒng)。VHDL 涵蓋面廣，抽象描述能力強，支持硬件的設(shè)計，驗證，綜合與測試。VHDL 能在多個級別上對同一邏輯功能進行描述如可以在寄存器級別上對電路的組成結(jié)構(gòu)進行描述，也可以在行為描述級別上對電路的功能與性能進行描述。無論哪種級別的描述，都可以利用綜合工具將描述轉(zhuǎn)化為具體的硬件結(jié)構(gòu)。VHDL 的基本結(jié)構(gòu)包含有一個實體和一個結(jié)構(gòu)體，而完整的VHDL 結(jié)構(gòu)還包括配置程序包與庫。各種硬件描述語言中，VHDL 的抽象描述能力最強，因此運用VHDL 進行復雜電路設(shè)計時，往往采用自頂向下結(jié)構(gòu)化的

22、設(shè)計方法。VHDL 語言是一種高級描述語言， 適用于電路高級建模， 綜合的效率和效果較好。Verilog-HDL 語言是一種低級的描述語言，適用于描述門級電路，容易控制電路資源，但其對系統(tǒng)的描述能力不如VHDL 語言。3.2 FPGA可編程邏輯器件(簡稱PLD)是一種由用戶編程來實現(xiàn)某種邏輯功能的新型邏輯器件。它不僅速度快，集成度高，能夠完成用戶定義的邏輯功能外，還可以加密和重新定義編程，其允許編程次數(shù)可多達上萬次。使用可編程邏輯器件可大大簡化硬件系統(tǒng)，降低成本，提高系統(tǒng)的可靠性，靈活性。因此，自20 世紀70 年代問世以后，就受到廣大工程人員的青睞，被廣泛應用于工業(yè)控制，通信設(shè)備，智能儀表，

23、計算機硬件和醫(yī)療電子儀器等多個領(lǐng)域。目前，PLD 主要分為FPGA(現(xiàn)場可編程門陣列)和CPLD(復雜可編程邏輯器件)兩大類。FPGA 和CPLD 最明顯的特點是高集成度，高速度和高可靠性。高速度表現(xiàn)在其時鐘延時可小至納秒級，結(jié)合并行工作方式，在超高速應用領(lǐng)域和實時測控方面有著非常廣闊的應用前景;其高可靠性和高集成度表現(xiàn)在幾乎可將整個系統(tǒng)集成于同一芯片中，實現(xiàn)所謂片上系統(tǒng),從而大大縮小了系統(tǒng)體積，也易于管理和屏蔽。Altera 公司是世界上最大的可編程邏輯器件供應商之一。其主要產(chǎn)品有MAX7000/9000，F(xiàn)LEX10K，APEX20K，ACEX1K，Stratix，Cyclone 等系列。

24、Altera 公司在20 世紀90 年代以后發(fā)展很快，業(yè)界普遍認為其開發(fā)工具MAX+plus是最成功的EDA開發(fā)平臺之一，Quartus是MAX+plus的升級版本。Xilinx 公司是FPGA 的發(fā)明者，其產(chǎn)品種類較全，主要有XC9500/4000，Spartan，Virtex，Coolrunner(XPLA3)等。Xilinx 公司是與Altera 公司齊名的可編程邏輯器件供應商，在歐洲用Xilinx 器件的人多，在日本和亞太地區(qū)用Altera 器件的人多，在美國則是平分秋色。全球PLD/FPGA 產(chǎn)品60%以上是由Altera 和Xilinx 提供的?？梢灾v，Altera 和Xilinx

25、 共同決定了PLD 技術(shù)的發(fā)展方向。Lattice 公司是ISP(在系統(tǒng)可編程)技術(shù)的發(fā)明者，其主要產(chǎn)品有ispL2000/5000/8000，MACH4/5，ispMACH4000 等。與Altera 公司和Xilinx 公司相比，Lattice 的開發(fā)工具略遜一籌，大規(guī)模PLD，F(xiàn)PGA 的競爭力也不夠強，但其中小規(guī)模PLD 比較有特色。Lattic e于1999 年推出可編程模擬器件，現(xiàn)已成為全球第三大可編程邏輯器件供應商。Actel 公司是反熔絲(一次性編程)PLD 的領(lǐng)導者。由于其PLD 具有抗輻射，耐高低溫，功耗低和速度快等優(yōu)良品質(zhì)，在軍工產(chǎn)品和宇航產(chǎn)品上有較大優(yōu)勢，而Altera

26、 和Xilinx 公司則一般不涉足軍品和宇航市場。4 基帶碼發(fā)生器的設(shè)計原理4.1 基帶碼發(fā)生器的原理框圖雙極性的碼形需要數(shù)字部分和模擬電路來共同實現(xiàn)，對雙極性的信號如雙極性歸零碼、交替極性碼碼形輸出時引入正負極性標志位，而對雙極性非歸零碼和差分碼碼形輸出時由低電平表示負極性?；鶐Тa發(fā)生器的原理框圖如圖4-1 所示： 圖4-1 基帶碼發(fā)生器的原理框圖 圖4-2 基帶碼發(fā)生器外部接口引腳圖Dat： 二進制數(shù)據(jù)輸入端；Clk： 系統(tǒng)時鐘輸入端；Start：始能信號輸入端；AMI（0）：交替極性碼碼形輸出端；AMI（1）：正負極性標志位輸出端；SRZ（0）：雙極性信號碼形輸出端；SRZ（1）：正負極

27、性標志位輸出端；CFM：差分碼碼形輸出端；CMI：編碼信號反轉(zhuǎn)碼碼形輸出端；DRZ：單極性歸零碼碼形輸出端；FXM：分相碼（曼徹斯特碼）碼形輸出端；NRZ：單極性非歸零碼碼形輸出端；4.2 碼型轉(zhuǎn)換原理碼型轉(zhuǎn)換的原理如表一所示，其中高位為正負極性標志位，其中高電平表示負極性，低電平表示正極性。 表4-1 碼型轉(zhuǎn)換原理高電平低電平高位低位高位低位NRZ高電平低電平SRZ低電平高電平DRZSRZ低電平CMICFMNOT(SRZ)FXMSRZNOT(SRZ)AMINOT(CFM)CFM&SRZNOT(CFM)低電平CFMNOT(CFM)保持不變5軟件設(shè)計與仿真首先由碼型的編碼原則實現(xiàn)VHDL

28、 的編程，使用quartusII 進行模擬仿真。5.1 VHDL程序設(shè)計程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity HS_UJDM isPort (clk : in std_logic; -系統(tǒng)時鐘Start : in std_logic; -始能信號dat : in std_logic_vector(15 downto 0); -二進制數(shù)據(jù)輸入端NRZ : out std_logic; -非歸零信號輸出端DRZ

29、 : out std_logic; -單極性歸零信號輸出端SRZ : out std_logic_vector(1 downto 0); -雙極性歸零信號輸出端AMI : out std_logic_vector(1 downto 0); -交替極性信號輸出端CFM : out std_logic; -差分信號輸出端CMI : out std_logic; -編碼信號反轉(zhuǎn)碼信號輸出端FXM : out std_logic); -分相碼（曼徹斯特碼）信號輸出端end HS_UJDM;architecture Behavioral of HS_UJDM isbeginprocess(clk,sta

30、rt)variable latch_dat : std_logic_vector(15 downto 0); -十六位二進制信號鎖存器variable latch_sig : std_logic; -高位信號鎖存器variable latch_cfm : std_logic; -差分碼信號寄存器variable latch_cnt : std_logic; -基帶碼同步信號variable count_fri : integer range 0 to 8; -分頻計數(shù)器（碼寬定義）variable count_mov : integer range 0 to 16; -移位計數(shù)器beginif

31、 start='0' then latch_cnt:='0' -異步復位latch_cfm:='0' latch_sig:='0'count_fri:=7;count_mov:=16; -異步置位latch_dat:="0000000000000000"elsif rising_edge(clk) then count_fri:=count_fri+1; -分頻計數(shù)器+1if count_fri=8 then count_fri:=0; -計數(shù)到8if count_mov<16 then count_mo

32、v:=count_mov+1; -移位計數(shù)器+1latch_sig:=latch_dat(15); -二進制碼高位移入latch_sig 中l(wèi)atch_dat:=latch_dat(14 downto 0)&'0' -二進制數(shù)據(jù)向高位移動一位，低位補零else latch_dat:=dat;count_mov:=0; -載入下一輪將發(fā)送的數(shù)據(jù)latch_cfm:='0'latch_sig:='0'latch_cnt:='0' -寄存器復位end if;if latch_sig='1' then latch_

33、cfm:=not(latch_cfm); -差分碼信號寄存器中信號取反end if; end if;if count_fri<4 then latch_cnt:='1' -基帶碼同步信號的占空比調(diào)節(jié)else latch_cnt:='0'end if; end if; -碼形轉(zhuǎn)換部分NRZ<=latch_sig; -非歸零碼信號DRZ<=latch_sig and latch_cnt; -單極性歸零碼信號SRZ(0)<=latch_cnt; -雙極性歸零碼信號SRZ(1)<=not(latch_sig); -SRZ（1）=1表示負極性

34、AMI(0)<=latch_sig and latch_cnt; -極性交替碼信號AMI(1)<=not(latch_cfm); -AMI（1）=1表示負極性CFM<=latch_cfm; -差分碼信號FXM<=latch_cnt xnor latch_sig; -分相碼信號if latch_sig='1' then CMI<=latch_cfm; -編碼信號反轉(zhuǎn)碼else CMI<=not(latch_cnt);end if; end process;end Behavioral;5.2 軟件仿真及結(jié)果分析5.2.1 器件仿真結(jié)果設(shè)計的器件

35、形狀如圖5-1，有3 輸入，9 輸出。CLK 是時鐘信號輸入，START 是始能輸入，高電平有效，DAT 是16 位2 進制數(shù)據(jù)輸入，F(xiàn)S 是幀同步信號輸出，NRZ 是非歸零碼輸出，DRZ 是單極性歸零碼輸出，SRZ 是雙極性歸零碼輸出，高位作為符號位，0 為正，1 為負，AMI 是極性交替碼輸出，高位作為符號位，0 為正，1 為負，HDB3 是三階高密度雙極性碼輸出，高位作為符號位，0 為正，1 為負，CFM 是差分碼輸出，CMI 是編碼信號反轉(zhuǎn)碼輸出，F(xiàn)XM 是分相碼（曼徹斯特碼）輸出。 圖5-1 器件模型5.2.2 波形仿真結(jié)果運行程序后所得波形如圖所示： 圖5-2 NRZ仿真波形從圖5

36、-2 可以看出，START 為高電平時，開始編碼，每8 個時鐘信號作為一個碼元，上升沿觸發(fā)，輸入數(shù)據(jù)為1100111010100011，F(xiàn)S 作為幀同步信號，每次跳變?yōu)楦唠娖綍r表示幀的開始，且高電平期間輸出的是0 和7 位巴克碼1110010，SRZ0 作為位同步信號，跳變一次為一個碼元，可以看出NRZ 輸出符合單極性非歸零碼的編碼規(guī)則，其輸出數(shù)據(jù)為1100111010100011。 圖5-3 DRZ仿真波形從圖5-3 可以看出，與前面相同，DRZ 輸出符合單極性歸零碼的編碼規(guī)則。 圖5-4 CFM波形結(jié)果從圖5-4 可以看出，與前面相同，CFM 輸出符合差分碼的編碼規(guī)則。圖5-5 CMI波形

37、結(jié)果從圖5-5 可以看出，與前面相同，CMI 輸出符合傳號反轉(zhuǎn)碼的編碼規(guī)則。圖5-6 FXM仿真結(jié)果從圖5-6 可以看出，與前面相同，F(xiàn)XM 輸出符合分相碼的編碼規(guī)則。 圖5-7 SRZ仿真結(jié)果從圖5-7 可以看出，與前面相同，SRZ1 作為SRZ 的符號位，高電平表示負極性，再通過外部電路，即可實現(xiàn)雙極性歸零碼的波形輸出。 圖5-8 AMI仿真結(jié)果從圖5-8 可以看出，與前面相同，AMI1 作為AMI 的符號位，高電平表示負極性，再通過外部電路，即可實現(xiàn)交替極性碼的波形輸出。 圖5-9 綜合仿真波形如圖5-9綜合仿真波形所示，START 為高電平時，開始編碼，每8 個時鐘信號作為一個碼元，上

38、升沿觸發(fā)，輸入數(shù)據(jù)為1100111010100011，F(xiàn)S 作為幀同步信號，每次跳變?yōu)楦唠娖綍r表示幀的開始，且高電平期間輸出的是0 和7 位巴克碼1110010，SRZ0 作為位同步信號，跳變一次為一個碼元，可以看出NRZ 輸出符合單極性非歸零碼的編碼規(guī)則，其輸出數(shù)據(jù)為1100111010100011。DRZ 輸出符合單極性歸零碼的編碼規(guī)則。CFM 輸出符合差分碼的編碼規(guī)則。CMI 輸出符合傳號反轉(zhuǎn)碼的編碼規(guī)則。FXM 輸出符合分相碼的編碼規(guī)則。SRZ1 作為SRZ 的符號位，高電平表示負極性，再通過外部電路，即可實現(xiàn)雙極性歸零碼的波形輸出。AMI1 作為AMI 的符號位，高電平表示負極性，再通過外部電路，即可實現(xiàn)交替極性碼的波形輸出。6 總結(jié)與體會本文對單極性非歸零碼、雙極性非歸零碼、單極性歸零碼、雙極性歸零碼、差分碼、交替極性碼、分相碼、傳號反轉(zhuǎn)碼這八種基帶碼作了簡單的介紹，在了解其編碼規(guī)則的同時，使用VHDL 語言編程，實現(xiàn)輸入16 位二進制數(shù)，就有8 種基帶碼輸出，同時輸出的數(shù)據(jù)攜帶7 位巴克碼，以及幀同步信號和位同步信號觀察其仿真波形。傳統(tǒng)的碼型設(shè)計